SOC FPGA论坛首页-ChipDebug-第38页

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3年前更新163次阅读

Verilog实现带暂停和刷新的四级流水线加法器

图解
先放一张图：
原理就是把32位的数分成4部分，每部分8位。每个周期都只计算一个部分，共四个周期计算出结果。比如a+b：
第一...

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

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3年前更新22次阅读

VHDL实现动态数码管驱动

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简介:
程序设计：
下载验证：

VHDL实现动态数码管驱动-ChipDebug

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3年前更新39次阅读

FPGA：组合逻辑电路的设计

文章目录组合逻辑电路的设计组合逻辑电路的设计步骤组合逻辑电路的设计举例例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...

FPGA：组合逻辑电路的设计-ChipDebug

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3年前更新17次阅读

Verilog:模块结构/assign/always[学习笔记day3]

1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成：端口...

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

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3年前更新93次阅读

Xilinx FPGA设计的一些经验

关于BANK输出电压的问题，BANK如果自己有电压输入的话，那么信号的输出电压就是默认和输入的电压值是相同的。如果没有输入电压的...

Xilinx FPGA设计的一些经验-ChipDebug

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3年前更新21次阅读

FPGA 介绍（1）

1、FPGA简介
1、FPGA(Field Programmable Gate Array),即现场可编程门阵列，它是一种半制定的数字集成电路。FPGA凭借其灵活性高...

FPGA 介绍（1）-ChipDebug

FPGA新闻资讯

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3年前更新128次阅读

Xilinx FPGA RAM Address Collision 地址冲突（又称写穿透）

Address collision 指的是RAM的两个port同时访问相同的地址可能导致数据发生错误的情况。在Xilinx中，不同的RAM，不同的RAM配置会导致address collision时不同的数据结果。Distributed RAM对于DRAM，写数据是 synchronous write，需要一个时钟周期，读数据是...

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3年前更新134次阅读

基于FPGA高精度NTP时钟授时方法研究

基于FPGA高精度NTP时钟授时方法研究
1 引言
高精度授时系统被广泛用于卫星导航、电力同步采样系统中[1]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1 h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲...

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3年前更新49次阅读

FPGA与数字IC知识点（一）

一、基础知识求解1.什么叫做FPGA？FPGA是一种可以重构电路的芯片，是一种硬件可重构的体系结构。它的英文全称是Field Programmable Gate Array，中文名是现场可编程门阵列。通过编程，用户可以随时改变它的应用场景，它可以模拟CPU、GPU等硬件的各种并行运算...

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3年前更新128次阅读

利用HLS在Xilinx UltraScale AXU4EV上点灯

FPGA上的点灯程序类似于编程上的Hello World，利用此程序可以快速熟悉硬件开发的全流程，为后续的开发奠定基础，故撰此文。开发...

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

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3年前更新337次阅读

JESD204B接口调试记录

简介近期在项目中需要用到JESD204B接口，而我之前从来没有用过这个接口，所以花了很多时间去搜集资料、查看资料、编写代码、仿...

JESD204B接口调试记录-ChipDebug

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3年前更新245次阅读

AMBA–AHB总线协议学习及Verilog实现与仿真（一）

1、AHB总线概述
AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个...

AMBA--AHB总线协议学习及Verilog实现与仿真（一）-ChipDebug

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3年前更新19次阅读

verilog小技巧之深度转化为位宽的function

function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)

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3年前更新60次阅读

Verilog：parameter、localparam的区别和用法

一、区别
parameter: 可以在实例化时修改参数值
localparam:只能在当前模块使用，不能进行实例化
二、用法

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3年前更新46次阅读

Vivado 简单双端RAM verilog实现

为什么要自己写RAM而不用vivado IP？
FIFO在项目中用的很多，自己写一个ram提高了代码的可重用性，不用一个一个手动例化IP核；
...

Vivado 简单双端RAM verilog实现-ChipDebug

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3年前更新20次阅读

FPGA：逻辑函数的代数法化简

文章目录逻辑函数的最简形式逻辑函数的代数化简法并项法吸收法消去法配项法示例1 示例2
逻辑函数的最简形式
1．化简逻辑...

FPGA：逻辑函数的代数法化简-ChipDebug

FPGA：逻辑函数的代数法化简-ChipDebug

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3年前更新36次阅读

FPGA开发：DTHT11温湿度模块底层驱动编写

1.DTH11外形和参数
2. DHT11 通信方式
1. 单总线说明
DHT11 器件采用简化的单总线通信。单总线即只有一根数据线，系统中的数据...

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

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3年前更新47次阅读

莱迪思FPGA助力屡获殊荣的超级高铁及电机设计

作为低功耗可编程器件的领先供应商，可持续发展始终是莱迪思产品创新的一个核心指导原则。在过去几年里，莱迪思与Swissloop合作...

莱迪思FPGA助力屡获殊荣的超级高铁及电机设计-ChipDebug

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Lattice-莱迪斯

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3年前更新621次阅读

Vivado里如何手动调整编译顺序

通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...

Vivado里如何手动调整编译顺序-ChipDebug

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3年前更新76次阅读

基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？

文章目录
        写在前面
        磨刀不误砍柴工
        什么是时序分析？

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

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3年前更新75次阅读

基于Xlinx的时序分析与约束（2）—-基础概念（上）

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        1、组合逻辑与时序逻辑
        2、同步电路和异步电路
        3、建立时间与保持时间

基于Xlinx的时序分析与约束（2）----基础概念（上）-ChipDebug

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3年前更新376次阅读

FPGA极易入门教程—-工具篇（2）Quartus II 的在线调试工具 In-System Sources and Probes（ISSP）

1、什么是ISSP？ISSP有什么用？
Quartus II提供了In-System Sources and Probes Editor调试工具，通过JTAG接口使用该工具可以驱...

FPGA极易入门教程----工具篇（2）Quartus II 的在线调试工具 In-System Sources and Probes（ISSP）-ChipDebug

FPGA极易入门教程----工具篇（2）Quartus II 的在线调试工具 In-System Sources and Probes（ISSP）-ChipDebug

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Verilog语法之`define、`undef

在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 的一些用法，但不太深入，所以今天再说道说道。在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和...

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3年前更新90次阅读

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

1、一般流程
Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了...

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？-ChipDebug

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？-ChipDebug

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3年前更新62次阅读

基于Xlinx的时序分析与约束（3）—-基础概念（下）

1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...

基于Xlinx的时序分析与约束（3）----基础概念（下）-ChipDebug

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3年前更新131次阅读

FPGA时序优化技术之重定时（Retiming）

介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...

FPGA时序优化技术之重定时（Retiming）-ChipDebug

FPGA时序优化技术之重定时（Retiming）-ChipDebug

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3年前更新71次阅读

基于Xlinx的时序分析与约束（4）—-主时钟约束

主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...

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3年前更新195次阅读

基于Xlinx的时序分析与约束（5）—-衍生时钟约束

衍生时钟约束语法
衍生时钟（Generated Clocks，又称为生成时钟）是指由设计中已有的主时钟通过倍频、分频或者相移等操作后产生...

基于Xlinx的时序分析与约束（5）----衍生时钟约束-ChipDebug

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3年前更新257次阅读

基于Xlinx的时序分析与约束（6）—-如何读懂vivado下的时序报告？

写在前面
在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的...

基于Xlinx的时序分析与约束（6）----如何读懂vivado下的时序报告？-ChipDebug

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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

写在前面
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给...

基于Xlinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题-ChipDebug

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