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M1MA
3年前发布
65次阅读
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关于FPGA的项目求助
我现在要做一个FPGA的项目，课题是有关AI的。具体导师给了一个卷积神经网络的方向。我想问一下AI方面还有什么方向可以做...
FPGA常见问题
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forkwave
3年前更新
237次阅读
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缩短Vivado编译时间（6）：审视时序约束
在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的对象的个数（通常这些...
+9
Xilinx-AMD
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popomao
3年前更新
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请教下，download界面下的功能或者说执行步骤，有没有对应的用在脚本里的tcl指令？
界面执行一下，console窗口会打印出来
Anlogic-安路
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brianway
3年前更新
152次阅读
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FPGA实现OFDM（二）-整体系统框架
FPGA实现OFDM（二）-整体系统框架本篇承接（一）：FPGA实现OFDM（一）-OFDM原理介绍除了OFDM外，一个完整通信链路中所需的其他环...
+21
FPGA常见问题
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brianway
3年前更新
122次阅读
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FPGA实现OFDM（1）-OFDM原理
FPGA实现OFDM（1）-OFDM原理失 踪 人 口 回 归OFDM定义fromwiki:调制是将传送资料对应于载波变化的动作，可以是载波的相位、频率...
+29
FPGA常见问题
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senntyou
3年前更新
206次阅读
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AXI实战(二)-跟着产品手册设计AXI-Lite外设
看完在本文后，你将可能拥有：一个AXI_Lite转串口的从端(Slave)设计使用SV仿真AXI-Lite总线的完整体验实现如何在读通道中实现存...
+17
Xilinx-AMD
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Mr_taotie
3年前更新
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Verilog中阻塞赋值和块语句及条件语句
#异步复位
always @(posedge clk or nogedge rst_n) if(!rst_n) b <=1'b0; else b<=a;
#同步复位
always @(posedge clk) i...
+4
FPGA常见问题
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geekdechao
3年前更新
19次阅读
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
FPGA常见问题
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geekdechao
3年前更新
3411次阅读
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vivado启动问题之launcher time out的解决办法
目录
一、前言
二、问题描述
三、问题分析
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Xilinx-AMD
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sigstar
3年前更新
319次阅读
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数字 IC 设计领域的书籍、工具、脚本推荐
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alienzhou
3年前更新
530次阅读
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【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）
【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形） 设置步骤 其他
设置步骤
①打开Vivado的任意一个可以运行的工程
...
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Xilinx-AMD
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boxFPGA
3年前更新
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SystemVerilog-时序逻辑建模（4）同步和异步复位
Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...
+5
FPGA常见问题
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Adolph
3年前更新
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阶乘计算的可综合verilog代码
根据输入的选择数和数字（最大为5）,输出数字的立方、平方或者阶乘,
代码如下
module mux2_1
( input wire sys_clk, input wire ...
FPGA常见问题
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Adolph
3年前更新
44次阅读
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8b10b编码的原理
8B/10B编码
8B/10B是由一个3B/4B编码和一个5B/6B编码组成。高3位是3B/4B编码，低5位是5B/6B编码组成，共组成了 2 32 = 256 2^{32...
FPGA常见问题
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Adolph
3年前更新
73次阅读
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FPGA | 深入理解复位
复位电路作为数字逻辑设计中一个重要电路，不管是FPGA还是ASIC设计中都会经常使用，可以说复位信号在数字电路里面的重要性仅次于...
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FPGA常见问题
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LuckyHH
3年前更新
134次阅读
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32位乘法器verilog代码
1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...
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LuckyHH
3年前更新
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FPGA-SDRAM接口设计
摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...
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senntyou
3年前更新
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system verilog 时序逻辑程序中推断组合逻辑？
使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...
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XYShaoKang
3年前更新
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二进制转BCD码模块
01概述BCD码（Binary-Coded Decimal），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...
+3
FPGA常见问题
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XYShaoKang
3年前更新
140次阅读
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时序分析相关书籍
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xiemenga11
3年前更新
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分享一本书《FPGA设计的实战演练 高级技巧篇.pdf》
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comehope
3年前更新
686次阅读
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VCS常用仿真选项开关及步骤总结
本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...
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Incess
3年前更新
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分享一份EDA虚拟机环境变量设置（仅供学习参考）
0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...
FPGA常见问题
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hfhan
3年前更新
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精
Verdi用法小结
分享一篇好的verdi教程，文末附本文PDF链接。前言Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业...
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Anlogic-安路
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jenmyliu
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基于FPGA的图像处理
图像处理系统设计注意点：1.将算法开发和FPGA实现分离用软件的图像处理环境可以使用大批量的图像样本进行测试及调试算法，再将算...
FPGA常见问题
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JinZhong
3年前发布
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国产FPGA推荐
现要使用国产FPGA进行项目开发，项目功能不太复杂，烦请各位大佬推荐一下，该选用哪个品牌的FPGA，谢谢！
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Lanneret36
3年前发布
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ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件
ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？
FPGA常见问题
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forkwave
3年前更新
479次阅读
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缩短Vivado编译时间（5）：使用IP Cache
在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...
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Xilinx-AMD
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senntyou
3年前更新
456次阅读
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AXI实战(一)-搭建简单仿真环境
AXI实战(一)-搭建简单仿真环境
看完在本文后，你将可能拥有： 一个可以仿真AXI/AXI_Lite总线的完美主端(Master)或从端(Slave) 一...
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Xilinx-AMD
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forkwave
3年前更新
279次阅读
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缩短Vivado编译时间（4）：时间都去哪儿了
针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...
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