首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
关注
综合
板块
热门
精华
问答
投票
最新回复
最高评分
vishva
4年前更新
161次阅读
关注
VHDL语法总结以及编码风格（二）
本教程使用最新的VHDL标准VHDL-2008，该标准可以提高设计人员的工作效率，并且适合用于数字设计入门课程。目前大多数编译器都支...
FPGA常见问题
评分
回复
分享
vishva
4年前更新
64次阅读
关注
流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
+1
FPGA常见问题
评分
回复
分享
vishva
4年前更新
64次阅读
关注
异步FIFO（二）
上一篇文章主要讲解了FIFO的一些概念，这篇文章主要讲解VHDL代码。
代码一共有放在7个文件中，其中一个是测试文件，一个package...
+8
FPGA常见问题
评分
回复
分享
vishva
4年前更新
78次阅读
关注
异步FIFO（一）
在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...
+2
FPGA常见问题
评分
回复
分享
vishva
4年前更新
153次阅读
关注
UCOSIII在ZYNQ上教程
在ZYNQ上移植UCOSIII版本：Vivado2018.3UCOS对Xilinx SDK适配的版本：Version1.45注意：目前这个是Micrium官网的最新版本，该版...
FPGA CPLD资料源码分享
评分
回复
分享
vishva
4年前更新
147次阅读
关注
在VScode中自动生成Verilog仿真文件（Python）
一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板（TB文件名字是）3、自动打开生成的文件4、自动调取m...
+2
FPGA常见问题
评分
回复
分享
vishva
4年前更新
88次阅读
关注
学习网站汇总
今天给大家推荐几个有趣的网站1、Z-library这个网站书多，想要搜的书基本都能找到（英文书），目前淘宝或者咸鱼卖的书很多都是出...
+7
FPGA CPLD资料源码分享
评分
回复
分享
vishva
4年前更新
118次阅读
关注
PCIe I/O时钟架构
导言：这篇为PCIe要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。 三种基本的I/O架...
+5
FPGA常见问题
评分
回复
分享
vishva
4年前更新
76次阅读
关注
PCIe架构概述（二）
不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...
+3
FPGA常见问题
1
1
分享
vishva
4年前更新
42次阅读
关注
PCIe架构概述（三）
PCIe专题 设备层简介PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用...
+2
FPGA常见问题
评分
回复
分享
Poison
4年前更新
108次阅读
关注
亚稳态详解
一、介绍
在同步系统中，数据始终相对于时钟具有固定的关系 当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间...
+11
FPGA常见问题
评分
回复
分享
Poison
4年前更新
22次阅读
关注
时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
29次阅读
关注
时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
20次阅读
关注
时序基础概念专题（二）
2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...
FPGA常见问题
评分
回复
分享
Poison
3年前更新
830次阅读
关注
IP核讲解DMA/Bridge Subsystem for PCI Express（一）
一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...
FPGA常见问题
3
1
分享
Poison
3年前更新
252次阅读
关注
以太网IP核代码（verilog）
该帖子部分内容已隐藏
付费阅读
已售 2
3
积分
黄金会员
2
钻石会员
1
登录购买
此内容为付费阅读，请付费后查看
FPGA开源项目
1
6
分享
Poison
4年前更新
40次阅读
关注
学习FPGA的小Tips（一）
一、Verilog 编码风格
（本文的语法高亮因为浏览器的缘故，所以不准确）
1.1 使用“`include编译器指令”
文件包含“`include编译器指令”用于在合成过程中将源文件的全部内容插入到另一个文件中。它通常用于包括全局项目定义，而无需在多个文件中重复相同的...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
24次阅读
关注
IIC专题代码篇（二）
三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"
FPGA常见问题
评分
回复
分享
Poison
4年前更新
21次阅读
关注
IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
42次阅读
关注
IIC专题原理及应用篇（二）
二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...
+1
FPGA常见问题
评分
回复
分享
Poison
4年前更新
19次阅读
关注
IIC专题原理及应用篇（一）
注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
40次阅读
关注
RTL设计风格及Verilog编码规范（一）
一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发
+6
FPGA常见问题
评分
回复
分享
Poison
4年前更新
247次阅读
关注
同步FIFO和异步FIFO原理
一、使用同步FIFO传输数据
在系统设计期间,有几个工作在不同频率上的组件(器件),例如处理器,外围设备等,它们有时可能具有自己的...
+33
FPGA常见问题
评分
回复
分享
Poison
4年前更新
85次阅读
关注
AXI-Stream的IP核
浠婂ぉ甯︽潵鐨勫紑婧怚P鏄疉XI-Stream聽璇█锛歏erilog鏉ユ簮锛歨ttps://github.com/alexforencich/verilog-axis/浠嬬粛锛欰XI Stream 鎬荤嚎缁勪欢鐨勯泦鍚堛€傚ぇ澶氭暟缁勪欢鐨勬帴鍙ｅ搴﹂兘鍙互瀹屽叏鍙傛暟鍖栥€傚寘鎷甫鏈夋櫤鑳芥€荤嚎鍗...
FPGA开源项目
评分
回复
分享
Poison
4年前更新
42次阅读
关注
RTL设计风格及Verilog编码规范（二）异步时钟处理
一、时钟
1.1 为时钟生成电路建立单独模块
1、对于时钟生成电路，建议使用一个单独的模块管理（复位同样建议这样做）
2、不要对...
FPGA常见问题
评分
回复
分享
Poison
4年前更新
59次阅读
关注
PCIe架构概述（四）
PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...
+6
FPGA常见问题
评分
回复
分享
Poison
4年前更新
35次阅读
关注
WaveDrom波形软件
一、WaveDrom介绍
这个软件很简单，是以代码的形式来描述波形，有在线版本和软件版本，这里面都有一个简单的介绍文档，几乎不需...
FPGA常见问题
评分
回复
分享
Poison
2年前更新
1832次阅读
关注
I3C协议讲解及其Verilog代码
该帖子部分内容已隐藏
付费阅读
已售 11
10
积分
黄金会员
8
钻石会员
6
登录购买
此内容为付费阅读，请付费后查看
Anlogic-安路
2
20
分享
Poison
4年前更新
122次阅读
关注
同步复位与异步复位设计技术
一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...
+7
FPGA常见问题
评分
回复
分享
Poison
4年前更新
78次阅读
关注
FPGA应用设计的优秀电源管理解决方案~
为FPGA应用设计良好的电源管理解决方案并非简单的任务，而目前已经有许多相关的技术讨论。今天为大家分享的内容一方面旨在找到正...
+17
FPGA常见问题
评分
回复
分享
上一页
1
…
49
50
51
52
53
…
1068
下一页
跳转
HI！请登录
登录
注册
标签云
赛灵思
莱迪思
英特尔/阿尔特拉
激光雷达
安路TD教程
Zynq-7000
xilinx
SoCs
Simulation
SDRAM
Routing
Quartus_Prime_Standard
Quartus_Prime_Pro
Quartus_Prime
Quartus_II
QUARTUS
Programming
PCIe
PCI
OpenCL
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
