SOC FPGA论坛首页-ChipDebug-第52页

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3年前更新47次阅读

适用于xilinx FPGA的 FTDI FT245 同步异步 FIFO 桥接源码

FTDI FT245 同步/异步 FIFO 桥该组件提供了从 FTDI 异步或同步 FIFO 接口（例如在 FT245 或 FT2232 上找到）到 AXI4 主设备和 GPIO 接口的桥接。FT2232 等设备必须使用 FTDI 的 FT_PROG EEPROM 编程工具切换到 FIFO 模式。支持它的 FTDI 设备的异步和同步模式...

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7个月前更新308次阅读

可以在各种FPGA上运行的开源逻辑分析仪

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2年前更新52次阅读

xilinx FPGA上可以使用的UART 转 AXI 调试桥接verilog源码

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3年前发布107次阅读

uriscv – 另一个开源的可在FPGA上运行的小型 RISC-V CPU verilog源码

简单、小型、多周期的 32 位 RISC-V CPU 实现。大多数指令需要 2 个周期，除了需要 4 个以上周期的加载/存储（取决于内存延迟）和最多可能需要 34 个周期的除法。特征32 位 RISC-V ISA CPU 内核。支持 RISC-V 的整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (R...

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3年前发布143次阅读

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码

iRISC-V - 32 位双发 RISC-V CPUGithub：http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...

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3年前更新123次阅读

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试，并在 FPGA ...

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器-ChipDebug

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2年前更新50次阅读

xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码

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2年前更新131次阅读

FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码

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3年前发布27次阅读

diamond在spreadsheet 里我想把两个管脚对换，怎不成功?

在spreadsheet 里我想把两个管脚对换，怎不成功，例如 led0 和led1. 先把两个都clear 了，原来的led0 配led1 ，再原来的led1配l...

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CCIX 协议规范简介

Cache Coherent Interconnect for Accelerators (CCIX) 是指由一个新的行业标准机构 – CCIX Consortium 开发的一组规范。CCIX...

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寻找在武汉的精通FPGA的信号处理专家合作。

如题。朋友公司找合伙人，要求人在武汉，有意者请联系，或者帮忙推荐，感谢！

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基于 FPGA 及深度学习的人脸检测系统设计

第一部分设计概述1.1 设计目的新冠病毒的肆虐让整个 2020 年笼罩在恐慌之中，戴口罩成了人们外出必备的“新日常”。新冠病毒主...

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9个月前更新131次阅读

基于FPGA的视频播放器

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7个月前更新172次阅读

FPGA上开源的高性能JPEG解码器verilog源代码免费分享

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3年前更新34次阅读

FPGA上的AXI-4接口的RAM Tester 测试 verilog源码

这是个用于在32位的AXI-4总线上进行内存性能读写测试的IP Core.它也能用于读写校验。访问是通过AXI-4突发操作完成的。简单用例如下：##################################################################
# run_ram_test: Write pattern to RAM array
######...

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3年前更新49次阅读

HLS通过ALLOCATION减少资源

Vitis HLS会自动探测算法中的并行性，尽可能将函数或逻辑并行执行以降低整体的Latency。例如，我们以如下函数为例。待综合的顶层...

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在FPGA上实现轻量级的AXI-4接口的DDR3控制器开源代码

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11个月前更新239次阅读

在Xilinx Artix-7 FPGA上实现DP接口（DisplayPort）的开源代码

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3年前发布70次阅读

提问pynq z2使用spi slave模式相關問題

目前pynq z2使用spi的slave模式，但在跟dsp溝通的時候會有問題。我們原先猜測是會多一個0在最前面，像是我原先要傳 1111111111111111 結果會變成 0111111111111111，多的1會被推到下一列，試著手動全部往前推一位後仍然會一些有錯誤，不知道這個問題是甚麼導...

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精LATTICE 软件下Crosslink-NX FPGA MIPI_DPHY 非连续时钟时序BUG的修复办法

一、问题描述：（1）器件：Lattice Crosslink-NX LIFCL-40-7MG121I ；（2）软件：Radiant 3.1；（3）MIPI_DPHY IP核版本：1.4.0...

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3年前更新24次阅读

基于 FPGA 的视频流人脸伪造设备

第一部分设计概述（Design Introduction）
1.1 设计目的
近年来随着机器学习等技术的发展，人工智能在图像识别、语音处理等方...

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ZYNQ-7000 and ZYNQ Ultrascale+ MPSoC片内ADC应用笔记

应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用。参考文档：（1） ug480：7Series_XADC.pdf；（2）xapp795：d...

ZYNQ-7000 and ZYNQ Ultrascale+ MPSoC片内ADC应用笔记-ChipDebug

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芯片人才薪酬成倍增长，硬科技从寂寞冷清到风口浪尖

“党的十八大以来这十年，是我国科技进步最大、科技实力提高最快的十年，我国科技事业发生了历史性、整体性、格局性变化，成功跨...

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芯片行业，来到决战时刻！

决战时刻真的来了。1半导体暴跌背后一场风暴突袭了整个半导体行业。国庆假期后开盘第一天，大盘失守3000点，半导体板块更是迎来...

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芯片战是一个重要的信号：为了霸权，一切皆可为！

不要浪费一次超大规模危机，迎接一生一次的机会
美国的海王气质又来了
不知道大家有没有这么一种生活体验，就是看到不用排队的核酸检测点，有一种无法抗拒的诱惑，想上去捅一下喉咙，然后起码可以保证自己24小时装逼卖萌大自由。
如今的美国，貌似对付起中国...

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3年前更新68次阅读

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统

第一部分设计概述1.1 设计目的本设计针对低照度高动态情况下，单帧图像曝光不足导致的图像噪声大、色彩失准等问题，在传统的 HD...

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FPGA实现2048FFT的verilog源码和matlab源码分享

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芯片寒冬将至？存储先被冰封

周期总要循环，风暴终将过去。存储芯片骤然陡寒，且持续低迷恶化。就在最近几周，全球三大存储芯片巨头轮番预警，短期内，业绩压...

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高速电路设计实践.pdf

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【拆机测评】英特尔基于FPGA的 IPU表现如何？

大数据催生多元算力新计算架构，DPU 逢时而生，已成行业巨头和初创公司的必争之地。各家纷纷推出DPU相关解决方案，宣称可以降低...

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