SOC FPGA论坛首页-ChipDebug-第57页

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等级-LV1-ChipDebug

1年前更新1139次阅读

【Cadence】Allegro16.6过孔的基本操作

1.添加过孔
allegro没有单独放过过孔的功能，只有布线的时候双击添加过孔。或者通过复制粘贴方式放置。
如果在铺铜上添加过孔...

【Cadence】Allegro16.6过孔的基本操作-ChipDebug

【Cadence】Allegro16.6过孔的基本操作-ChipDebug

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等级-LV1-ChipDebug

1年前更新52次阅读

allegro如何实现多个元件整体旋转

点击Edit->Move 在Options中Rotation的Point选User Pick 右键选Term Group 通过鼠标框选和Ctrl配合，选好需整体旋转的器件后,右键->complete. 根据命令栏提示Pick orgion,左键选旋转中心右键选rotate, 即可整体旋转

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等级-LV1-ChipDebug

1年前更新300次阅读

Allegro如何放置过孔并查看过孔参数

1.放置过孔
在布线模式下，双击鼠标左键，即可放置过孔
2.查看过孔参数
先在布局布线模式下的Find下选中Vias，然后再选中Tools-P...

Allegro如何放置过孔并查看过孔参数-ChipDebug

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等级-LV1-ChipDebug

1年前更新97次阅读

Allegro如何更改过孔的网络

Allegro如何更改过孔网络
在用Allegro进行PCB设计过程中，有时候需要改变过孔的网络。
如果用删除再重新打过孔的方式就显的比较...

Allegro如何更改过孔的网络-ChipDebug

Allegro如何更改过孔的网络-ChipDebug

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等级-LV1-ChipDebug

1年前更新143次阅读

Allegro更改过孔网络

1.打开pcb界面，点击logic--Assign Net to Via...
在Options界面选择网络，然后点击需要更改的过孔。
2.如果在logic里没找到Assi...

Allegro更改过孔网络-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布20次阅读

CLK port of EFX_FF instance …is constant.

ERROR : E:\FPGA_Demo\01_Ti60F100_DemoBoard\fpga_prj_v3\08_Ti60f100_csi2hdmi_demo\Ti60F100_mipi_csi2HDMI_V13\src\DC_FIFO.v(631): CLK port of EFX_FF instance checker0/u_ddr_buffer/ddr_rd_buffer_inst/u_rd_fifo/FifoWrAddr[0]~FF is constant. [VD...

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布96次阅读

operation not supported or unimplemented on this platform

客户一直在使用2021.2使用debugger和programmer一直没有问题，后来安装了2023.1，发现202.1版本读不到器件，而且插入下载器之后...

operation not supported or unimplemented on this platform-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布69次阅读

新手求助verilog简单问题

为什么modelsim里out和counter都是高阻态，求助各位大佬，谢谢

新手求助verilog简单问题-ChipDebug

新手求助verilog简单问题-ChipDebug

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等级-LV1-ChipDebug

1年前更新187次阅读

用Python给Verilog设计自仿（一）：Cocotb环境初探

1前言很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握...

用Python给Verilog设计自仿（一）：Cocotb环境初探-ChipDebug

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等级-LV1-ChipDebug

1年前更新64次阅读

用Python给Verilog设计自仿（二）：用D触发器解锁自动化验证的「第一个波形」

1前言对于许多FPGA/IC工程师而言，设计实现游刃有余，验证仿真却常成短板——传统验证方法面临两难困局：学习UVM需投入大量时间...

用Python给Verilog设计自仿（二）：用D触发器解锁自动化验证的「第一个波形」-ChipDebug

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等级-LV3-ChipDebug

1年前更新18次阅读

FD如何查看elf load时间

FD如何查看elf load时间-ChipDebug

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等级-LV3-ChipDebug

1年前更新183次阅读

al-link-ft 修改product id（pid）教程

1. 插上调试器，打开“FT_Prog”(该软件的下载地址：首先下载软件https://ftdichip.com/utilities/或者直点这里下载软件：https:...

al-link-ft 修改product id（pid）教程-ChipDebug

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等级-LV3-ChipDebug

1年前更新124次阅读

精DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装

下载（或调试）FPSoC应用的调试器为：AL-Link-FT，其外形为：调试器的驱动由专门的驱动管理软件（UsbDriverTool.exe）进行驱动安...

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

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等级-LV3-ChipDebug

1年前发布40次阅读

DR1新建工程

打开TD后，进行以下步骤，便能新建TD工程。① ②点击“Project”，在列表中点击“New Project”选项，进入新建工程页面。③ 输入...

DR1新建工程-ChipDebug

DR1新建工程-ChipDebug

DR1新建工程-ChipDebug

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等级-LV3-ChipDebug

1年前更新52次阅读

DR1 添加RTL

在TD中，有以下三种方式将RTL源文件添加至TD工程。① 直接在TD中RTL的源文件② 使用IP Catalog例化单个IP，可在IP页面修改IP配置...

DR1 添加RTL-ChipDebug

DR1 添加RTL-ChipDebug

DR1 添加RTL-ChipDebug

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等级-LV3-ChipDebug

1年前更新51次阅读

DR1使用catalog例化IP

参考《TD User Guide》第三章-IP生成器，在Catalog中例化IP并将其添加到TD工程。该章节中描述大部分原语IP的参数说明，可供参考...

DR1使用catalog例化IP-ChipDebug

DR1使用catalog例化IP-ChipDebug

DR1使用catalog例化IP-ChipDebug

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等级-LV3-ChipDebug

1年前发布63次阅读

DR1 使用design integrator例化IP

TD中将RTL添加至工程的方式有三种，详情请参考：[known-link] 在TD工程中，参考《TD User Guide》第3.2节，使用design integrato...

DR1 使用design integrator例化IP-ChipDebug

DR1 使用design integrator例化IP-ChipDebug

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fpgaFans, fpgaFans

等级-LV1-ChipDebug

1年前更新561次阅读

优质Verilog开源项目实战指南

一、基础数字电路项目（0-3个月） 1. Basic-Gates (GitHub)项目地址：https://github.com/OLabs-Bhopal/Basic-Gates核心练习：门级建模：AND/OR/NOT/XOR基础门电路数据流建模：2:1 MUX、全加器行为级建模：4位计数器特色：附带测试平台(Testbench)模板2. S...

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等级-LV1-ChipDebug

1年前发布70次阅读

提问Efinity Programmer问题求解答

2021.2版本，为什么会没有Auto configure JTAG Bridge Image

Efinity Programmer问题求解答-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

1年前发布22次阅读

有偿求ufs verilog 逻辑代码，需可移值不同fpga开发平台

如题：有偿求ufs verilog 逻辑代码，需可移值不同fpga开发平台

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蜡笔小小新

等级-LV1-ChipDebug

1年前发布74次阅读

DA转换问题

DA转换出来的结果跟我FPGA生成的数字信号频谱不一致，采样率250M，数字信号设计频率在103M，但是DA转换后频率落在了86M上，其他...

DA转换问题-ChipDebug

DA转换问题-ChipDebug

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一切从凌开始

等级-LV1-ChipDebug

1年前发布52次阅读

FPGA采集camer link数据出现彩色光晕

使用DS90CR288A与DS90CR287作为camera link的编解码芯片，通过工业相机产生彩条数据，FPGA进行转发到相应的采集卡，使用软件抓取数据，表明彩条数据正确，而采集实际的数据，会出现彩色光晕，这一块是因为什么呢？

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布67次阅读

插拔下载器容易掉驱动

程序总是掉线关掉重新打开又可以用插拔的容易掉驱动要重新装驱动解决方案：去掉下载文件的中文路径就好了

插拔下载器容易掉驱动-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布70次阅读

易灵思开发板检测不到fpga

早上烧完程序突然发现上电灯怎么都不亮了，检测不到fpga，大佬们知道是咋回事吗device select哪里一直是ffff， jtag bridge imag...

易灵思开发板检测不到fpga-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布63次阅读

提问逻辑和soc合并烧写问题

我用参考资料的工程可以合并烧写逻辑文件和soc文件，两边能同时运行；但是用我自己新建的工程合并烧写的时候只能逻辑文件能运行，soc程序好像没烧进去，但是soc文件能单独用risc-v 来debug

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新110次阅读

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法

错误如下：解决办法：先卸载设备，并删除驱动2. 重新安装这里是从DL中装驱动也可以从TD中装驱动，路径如下：

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法-ChipDebug

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法-ChipDebug

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等级-LV1-ChipDebug

1年前发布17次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

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1年前更新43次阅读

已解决关于S201-AP106开发板编译报错问题

我在使用安路开发板进行开发时，编译出现以下错误：CRITICAL-WARNING: (PH1_PHY_DDR4_CAL) reference clock pin hctrl_clk of data pin u_uifdma_axi_ddr/u_ddr_phy/u_ddrphy_standard/u_hard_controller_0.delay_cal_en_in_low[1] is dangling or unconstrai...

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等级-LV2-ChipDebug

1年前更新181次阅读

精Allegro PCB对多个元件整体移动

选中点击Edit中的Move（或者点击自定义的移动快捷键）
选择options中point的user pick，如下图所示：
左键框选多个元器件进行旋...

Allegro PCB对多个元件整体移动-ChipDebug

Allegro PCB对多个元件整体移动-ChipDebug

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等级-LV2-ChipDebug

1年前更新90次阅读

Cadence Allegro PCB如何取消走线记忆功能?

Cadence Allegro PCB如何取消走线记忆功能?
问题描述：
在设计过程中，有时可能会Options侧边栏中手动修改走线线宽，但Allegro P...

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

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