SOC FPGA论坛首页-ChipDebug-第55页

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等级-LV3-ChipDebug

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图像自适应的 3DLUTs – Image Adaptive 3D Lookup table

发表于 2020 TPAMI，原文标题：learning image-adaptive 3d lookup tables for high performance photo enhancement in real-tim...

图像自适应的 3DLUTs - Image Adaptive 3D Lookup table-ChipDebug

图像自适应的 3DLUTs - Image Adaptive 3D Lookup table-ChipDebug

图像自适应的 3DLUTs - Image Adaptive 3D Lookup table-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前更新20次阅读

STACK TRACE BEGIN… STACK TRACE END

Running placement and routing flow fail. See exit code and exit status这个问题在TJ375上遇到的，编译不能通过，重新添加了...

STACK TRACE BEGIN... STACK TRACE END-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

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C2000基于EMIF总线扩展FPGA

看了一下网上基于C2000系列DSP的EMIF扩展FPGA的例子还是比较少的，学习了一下。这里分享一个基于8位EMIF的C2000系列DSP扩展FPGA...

C2000基于EMIF总线扩展FPGA-ChipDebug

C2000基于EMIF总线扩展FPGA-ChipDebug

C2000基于EMIF总线扩展FPGA-ChipDebug

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等级-LV2-ChipDebug

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ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内

在PCB设计中，对于时序要求严格的线路，Via和IC pin delay的长度必须得到重视，通过下面的操作，可将Via和Pin delay加入到线路长...

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内-ChipDebug

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内-ChipDebug

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内-ChipDebug

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等级-LV2-ChipDebug

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Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别

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1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0
2. 使用Static Phase约束差分线TX+_GP0和TX-_GP0
3. 几点结...

Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别-ChipDebug

Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别-ChipDebug

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等级-LV2-ChipDebug

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cadence – 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装

文章目录 cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装概述笔记做PCB封装出报告 - Padsta...

cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装-ChipDebug

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等级-LV2-ChipDebug

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Cadence17.2 ＞ Allegro ＞检查PCB Layout信号线组等长及查看delay

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第一步：选择Cmgr图标：
第二步：双击Net下面的Relative Propagation Delay
第三步：右键点击Dsn行，选择Analyze，然后就可...

Cadence17.2 ＞ Allegro ＞检查PCB Layout信号线组等长及查看delay-ChipDebug

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等级-LV4-ChipDebug

1年前更新105次阅读

allegro显示管脚编号的三种方法

最麻烦的方法2. 跟上一种方法一样，只是开关更方便3. 先设置setup-->datatip-->customization然后

allegro显示管脚编号的三种方法-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

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logic is an unknown type

程序从primus修改到efinity出错，文件是.sv，提示logic未和，是知道是否与文件的添加顺序有关，把相关的文件从工程中删除再添...

logic is an unknown type-ChipDebug

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易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

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JTAG Bridge卡死下fLash擦除

客户反馈：JTAG下载是可以的，但是jtag bridge下载会卡在这里。目前的解决方案，是把下载线弄短

JTAG Bridge卡死下fLash擦除-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前更新113次阅读

CRC算法原理与实现01——概述

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

CRC算法原理与实现01——概述-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现02——数学原理与模2运算

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

CRC算法原理与实现02——数学原理与模2运算-ChipDebug

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等级-LV1-ChipDebug

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Cadence复用电路原理图及其PCB布局

前言
有些电路原理图是固定的，PCB布局也大体固定。这时候就会想，如果能把原理图和PCB布局联合起来就好了，画好原理图后，画PCB...

Cadence复用电路原理图及其PCB布局-ChipDebug

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等级-LV1-ChipDebug

1年前更新178次阅读

Verilog语法解析——位宽截断补齐机制与十进制数的表示方法

前言
之前写过一个Verilog功能模块——符号位扩展，功能是将位宽小的有符号数赋值给位宽大的有符号数，保证数值不变。后来我发现...

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等级-LV3-ChipDebug

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MLX90640红外热成像色卡颜色转换-调试记录

效果展示彩虹黑铁灰白聚变发光色卡数组const uint8_t colormap_rainbow[256*3] = {1, 3, 74, 0, 3, 74, 0, 3, 75, 0, 3, 75, 0, ...

MLX90640红外热成像色卡颜色转换-调试记录-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现03——参数说明、计算步骤与应用场景

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CRC算法原理与实现03——参数说明、计算步骤与应用场景-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现04——软硬件实现方法简介

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CRC算法原理与实现04——软硬件实现方法简介-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现06——自编Python计算任意CRC

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CRC算法原理与实现06——自编Python计算任意CRC-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现07——Verilog单步计算任意CRC

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CRC算法原理与实现07——Verilog单步计算任意CRC-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现08——Verilog多步计算任意CRC

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CRC算法原理与实现08——Verilog多步计算任意CRC-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现05——并行计算公式推导

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CRC算法原理与实现05——并行计算公式推导-ChipDebug

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CRC算法原理与实现09——C语言计算任意CRC

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PCB设计之散热

对于电子设备来说，工作时都会产生一定的热量，从而使设备内部温度迅速上升，如果不及时将该热量散发出去，设备就会持续的升温，...

PCB设计之散热-ChipDebug

PCB设计之散热-ChipDebug

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等级-LV1-ChipDebug

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allegro设置快捷键

allegro设置快捷键一、快捷键设置二、env文件在哪里？三、加入自己设置的快捷方式F1 is normally reserved by the system for He...

allegro设置快捷键-ChipDebug

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等级-LV1-ChipDebug

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电源完整性之仿真设计原理

电源完整性（Power Integrity），简称为PI，也就是大家平常听说的PI。PCB板上的电源设计也是非常重要的，不当的设计也会引起很重...

电源完整性之仿真设计原理-ChipDebug

电源完整性之仿真设计原理-ChipDebug

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等级-LV1-ChipDebug

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信号完整性之Ansys SIwave_S参数提取（四）

接着上一章的信号完整性之Cadence Sigrity Power SI_S参数提取（三），今天总结一下Ansys SIwave的S参数提取，顺便看一下两个不...

信号完整性之Ansys SIwave_S参数提取（四）-ChipDebug

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等级-LV1-ChipDebug

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信号完整性之Cadence Sigrity Power SI_S参数提取（三）

上篇文章和大家分享了S参数的一些基本定义，今天share一下S参数提取的仿真操作流程。今天介绍的是Cadence Sigrity下面的Power SI...

信号完整性之Cadence Sigrity Power SI_S参数提取（三）-ChipDebug

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等级-LV1-ChipDebug

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信号完整性之S参数（六）

一、S参数简介
S参数对于仿真和信号完整性来说，可能是基础的仿真流程和知识。大家可能听过S参数、Z参数、Y参数等。S参数称为散...

信号完整性之S参数（六）-ChipDebug

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等级-LV1-ChipDebug

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信号完整性之串扰仿真（二）

一、串扰仿真（二）
上一文章是本人简单总结了Ansys SIwave 的串扰仿真操作流程，今天给大家分享一下Cadence Sigrity 的SPEED200...

信号完整性之串扰仿真（二）-ChipDebug

信号完整性之串扰仿真（二）-ChipDebug

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等级-LV1-ChipDebug

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信号完整性之串扰仿真（一）

一、串扰仿真
以下Ansys SIwave 和Cadence Sigrity的串扰仿真操作流程，Cadence Sigrity 用到的组件是Power SI 和SPEED2000。可...

信号完整性之串扰仿真（一）-ChipDebug

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