SOC FPGA论坛首页-ChipDebug-第56页

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信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真（四）

今天给大家分享一个仿真的操作流程，是关于Cadence Sigrity SPEED2000的时域波形仿真和眼图仿真。我们会经常看见硬件工程师调试...

信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真（四）-ChipDebug

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电源完整性之Cadence Sigrity Power DC_IR_Drop仿真

之前和大家分享过电源完整性之仿真设计原理链接: link.今天接着上一篇文章总结一下电源直流压降的的仿真操作流程及一些simulatio...

电源完整性之Cadence Sigrity Power DC_IR_Drop仿真-ChipDebug

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电源完整性之同步开关噪声SSN

造成电源完整性的问题有很多，之前也和大家分享过一些。但这些问题都不是独立的，他们之间的原理是互通，可能解决了这个问题另外一个问题就解决了。今天和大家一起简单分享关于同步开关噪声SSN的理解
1.同步开关噪声定义
同步开关噪声Simultaneous Switch Noi...

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1年前更新48次阅读

信号完整性之浅谈理解（七）

之前和大家分享过一些信号完整性的东西，包括串扰、阻抗、S参数等，这些可能相对的独立，每个都是基本的概念。那如果我们分析信...

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浅谈—IBIS入门理解

1.IBIS简介
IBIS(Input/Output Buffer Information Specification)：输入输出缓冲器，是一个行为级模型，描述的是电压与电流、电...

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信号完整性之串扰（四）

一、串扰的概念
串扰是两条信号线之间的耦合、信号之间的互感和互容引起的。当信号在传输线上传播时，相邻信号线之间由于电磁场...

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电源完整性之Cadence Sigrity Power SI_AC阻抗仿真

之前和大家分享过电源完整性之仿真设计原理链接: [link](https://blog.csdn.net/weixin_41808082/article/details/117065140?spm...

电源完整性之Cadence Sigrity Power SI_AC阻抗仿真-ChipDebug

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信号完整性之Cadence Sigrity TDR仿真操作流程

今天和大家分享一下Cadence Sigrity TDR仿真操作流程，下面一起享受仿真的乐趣吧：
1. 打开SPEED2000，在Mode中选择TDR/TDT Mode...

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信号完整性之Cadence Sigrity 回路电感仿真操作流程

今天和大家分享的是Optimize PI仿真操作流程，主要是介绍回路电感的提取。
Optimize PI 是Sigrity公司专门针对电源网络目标优化...

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刘小同学常谈之参考平面对于layout影响

我们常说的layout走线需要参考平面，是地平面还是电源平面或者其他，是完整还是不完整，有何影响，以下小小的仿真演示一下：
1....

刘小同学常谈之参考平面对于layout影响-ChipDebug

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刘小同学常谈之为什么不建议晶振放在板边

为什么不建议晶振放在板边
辐射原理：从PCB布局可以看出，如果晶体正好布置在了PCB边缘，当产品放置与辐射发射的测试环境中时，...

刘小同学常谈之为什么不建议晶振放在板边-ChipDebug

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Allegro 中层叠结构菜单说明, plane和conduct区别

1.执行Setup-Cross-section命令，如图所示**Subclass Name：**是该层的名称，可以按照自己的需要来填写。**Type ：**选择该层的...

Allegro 中层叠结构菜单说明, plane和conduct区别-ChipDebug

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AD 差分线规则设置 – MyBooks – 博客园

首先在原理图中将差分线对用差分符号进行标记，place -> Directives ->Differerntial Pair，放置在差分线上，
注意网络命...

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allegro17.4和allegro16.6同时安装方法

1. 先装17.4和license Manger软件安装包下载解压打开解压DVD2和打开DVD1文件夹a. 安装license Manger打开SPB17.40.000.Full.Setu...

allegro17.4和allegro16.6同时安装方法-ChipDebug

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Allegro中元器件位号重排并反标回orcad原理图

前言本博文展示的操作基于Cadence 17.4，更早的版本基本操作应是一样的，细节会略有不同，注意照葫芦画瓢。一. 为什么PCB要位号...

Allegro中元器件位号重排并反标回orcad原理图-ChipDebug

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1年前更新53次阅读

Allegro 中位号重新排序及回标到orcad CIS 中的方法

1.执行Logic-Auto Rename Refdes，Rename如图所示2.在上一步中，会产生一个 rename.log 的文件，用记事本打开，可以看到相应...

Allegro 中位号重新排序及回标到orcad CIS 中的方法-ChipDebug

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DDR3布线规则

DDR3布线规则 DDR信号的构成简单分个类阻抗特性走线间距
DDR信号的构成
以三星DDR3内存颗粒为例:
信号名

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DDR3设计总结

使用 2 片 16bits 的 DDR3和 4 片 8bits DDR3（双面贴片）
拓扑结构与 2 片 DDR 的要求基本一致，在此重点说明4片DDR...

DDR3设计总结-ChipDebug

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创建PCB封装库的时候Solder Mask到底要不要外扩

我们创建PCB封装库的时候，Solder Mask层的设置到底要不要外扩，因为老wu之前发不过的几篇文章有讲到Solder Mask的设置问题（为...

创建PCB封装库的时候Solder Mask到底要不要外扩-ChipDebug

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1年前更新25次阅读

Cadence Allegro如何设置撤销步数？

问题描述：Cadence Allegro如何设置撤销步数？
设置方法：
1、打开Setup—User preferences，如下图所示：
2、点击打开Ui文件夹...

Cadence Allegro如何设置撤销步数？-ChipDebug

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1年前更新192次阅读

cadence SPB17.4 – 取消(删除)扇出

前言
试了一下芯片扇出的功能，现在不想要扇出了，照着线索试了一下，可以。
实验
先扇出一下

cadence SPB17.4 - 取消(删除)扇出-ChipDebug

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跨时钟域背景下的亚稳态和 MTBF 是什么

什么是亚稳态？
亚稳态是触发器或锁存器输出端发生的不可预测行为，其输出在特定时间段内呈现 0 到 1 之间的非特定值。
如果是触...

跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

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Allegro如何查看走线的宽度

1.设置想要显示的单位，mm或者mil
2.Find中勾选Cline segs，点击感叹号，双击走线，查看结果。

Allegro如何查看走线的宽度-ChipDebug

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Cadence Allegro PCB如何快速查找元器件

前言设计好的PCB我们能经常需要快速查找某个元器件。一、点击菜单栏的show element命令二、在find栏中输入要查找的器件勾选symbo...

Cadence Allegro PCB如何快速查找元器件-ChipDebug

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allegro查找元器件_Allegro快速定位元件

本人在Allegro布局时要经常寻找一些元器件，每次选择后只是高亮显示被选中的元件，因为这个板的元器件数量太多而且各种颜色都有...

allegro查找元器件_Allegro快速定位元件-ChipDebug

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Allegro PCB快速查找并定位元器件

Allegro PCB快速查找并定位元器件：
先点击菜单栏的i方框，即show element按钮，然后在find栏中输入要查找的器件，回车后会弹出一个对话框，把视图进行放大后点击origin-xy后面的坐标，鼠标就自动定位到元件处。

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阻抗设计中注意事项

阻抗设计中注意事项
下图si9000微带线和带状线的模型图，只有我们真正的认识里面参数的含义才能计算出正确的阻抗。
1. W1下线宽...

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usb3.0信号的仿真和布线设计要求

usb3.0信号速率为5Gbps，相对于usb2.0高速信号480Mbps来说几乎是10倍的增长。采用的8b/10b的编码方式，这种编码方式只有80%的效...

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PCB板材组成详解

覆铜板，又名PCB基材（见下图）
将增强材料(玻璃纤维布)浸以环氧树脂(pp片),一面或两面覆以铜箔,经热压而成的一种板状材料,称为...

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AntiPad反焊盘越大，过孔阻抗跌落就越小

AntiPad反焊盘越大，过孔阻抗跌落就越小
AntiPad就是通常我们所说反焊盘。下图的为一对差分线过孔，在GND平面的图。
过孔到铜皮...

AntiPad反焊盘越大，过孔阻抗跌落就越小-ChipDebug

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