SOC FPGA论坛首页-ChipDebug-第724页

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为什么Timing Closure Floorplan中的Show Path Edges实用程序不显示分配给LogicLock™区域的关键路径中的所有节点？

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BSDL文件 – XCR3512_FG324 BSDL文件具有不正确的IDCODE

问题描述 9.1.01设计工具中的XCR3512_FG324 BSDL文件具有不正确的IDCODE值。解决/修复方法此问题已在最新的9.1i Service Pack中修复，可在以下位置获得： http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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我可以使用低压差分信号（LVDS）信号作为常规锁相环（PLL）的输入和/或输出时钟吗？

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等级-LV4-ChipDebug

3年前更新4次阅读

华为上研硬件BTS 静态时序分析与逻辑…pdf

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FPGA CPLD资料源码分享

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等级-LV2-ChipDebug

7年前发布4次阅读

4.1i XST -“警告：HDLPARSIES：533 -文件名No.x。默认值在综合中被忽略。

描述关键词：XST，综合，仿真，缺省值，初始值，VHDL紧迫性：标准一般描述：当声明缺省值/初始值时，XST将发出以下警告：“警告：HDLPARSIES：533 -文件名No.x。默认值在综合中被忽略。解决方案默认值/初始值仅用于仿真目的。综合不能在一个端口上插入一个值...

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MPMC2 v1.7 – MPMC2 PLB PIM上的PLB PCI支持

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M1.3性能包：如何安装

描述关键词：速度文件，补丁，M1，性能包，安装紧迫性：标准一般描述：以下解决方案记录讨论正确安装M1.3性能的基本知识打包。有四种可能的器件。解决方案一在磁盘的根目录上，有一个SETUP.EXE。安装基于当前的更新速度文件Xilinx环境变量的设置。二在修补程...

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Y2K:Xilinx软件2000遵守（包括关于PC/WS操作系统和EDA供应商的信息）

描述关键词：2000遵守，Y2K，Y2K，2K，Y2K，千年，EDA，OS紧迫：热* Xilinx软件产品2000年是否兼容？*什么PC和WS操作系统兼容2000？* 2000版的EDA软件是什么版本？以上3个问题的答案在以下决议中得到答复：解决方案一*什么PC和WS操作系统兼容2000？注：下面的...

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7年前发布4次阅读

为什么Qsys会显示连接到PLL的复位，锁定和相位完成导管？

即使在qmegawizard选项中未选择这些信号，Qsys GUI界面也会显示连接到PLL的复位，锁定和相位完成导管。解决/修复方法

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11.1 EDK，iic_v1_13_b – xps_iic的软件驱动程序包含竞争条件

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LogiCORE FIR编译器v5.0 – 断言时为什么RDY信号保持高电平？

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V1.5，V1.4核心生成器——在UNIX和Windows 95平台上通过网络运行核心生成器的局限性

描述关键词：核心生成器、科雷根、科雷根、网络、UNIX、Windows 95紧迫性：标准一般描述：该解决方案讨论了通过网络运行核心生成器的局限性。UNIX和Windows 95平台。解决方案不支持下列操作模式：-在远程计算机上运行核心生成器，以及将屏幕输出重定向到本地...

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为什么在将EDA Netlist Writer与针对Stratix IV GX的PCI Express编译器硬IP版本8.1一起使用时会出现错误？错误：无法生成网表输出文件，因为加密文件的许可证

对于PCI Express硬核IP没有许可文件应被要求创建的Stratix® IV GX，功能性贴合后仿真网表。这仅影响PCI Express编译器8.1版本。要解决此问题，请在PC和Linux上为Quartus II软件8.1 下载并安装补丁“Quartus_II-8_1-0_18” 。

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8.2i Virtex-4 MAP / PAR-PAR无法从位置DSP48_X0Y0开始放置DSP48链

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M1.5 9500 XLfitter/库-时钟启用P-任期不用于FDPE在节奏和导师示意图。

描述关键词：CPLD、fitter、9500、9500 XL、导师、Cadence、概念、FDPE、CE紧迫性：标准一般描述：在M1.5中，9500／XL示意图库中的符号“FDCE”和“FDPE”是应该是原语，并使9500 XLfitter使用宏单元时钟-启用P-项来实现CE输入。在Cadence（概念和Verilog）中...

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我可以在APEXTM 20KE或MAX®7000B器件中混合给定I / O模块的各种I / O标准吗？

APEX 20KE和MAX 7000B器件支持在以下条件下混合给定I / O模块的I / O标准：混合输出如果I / O标准的V CCIO匹配，则I / O块的输出可以混合。例如，您可以将3.3V LVTTL，SSTL_3，GTL +和外围组件互连（PCI）输出混合用于3.3VV CCIO 。混合输入如果V CCIO和I /...

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LogiCORE SPI-4.2（POS-PHY L4）v6.1 – 在仿真过程中，“警告：/ X_FF保持低位违反我的CLK”;据报道

问题描述一般问题描述：当我在SPI-4.2静态对齐内核上运行时序仿真时，会报告以下警告：＃**警告：/ X_FF HOLD我对CLK的反击很低; ＃预期：= 0.372 ns;观察到：= 0.306 ns;时间：804.102 ns ＃时间：804102 ps迭代次数：3实例：/ pl4_tstbench / pl4_top_lb0...

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3年前更新4次阅读

芯光不问赶路人，安路科技科创板上市一周年回顾

芯光不问赶路人，安路科技科创板上市一周年回顾-ChipDebug

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如果此选项在alt2gxb Megawizard中显示为灰色，如何在Stratix II GX收发器设计中实现手动字对齐？

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MODESIM（MXE，SE，PE）-“致命：错误：SDF文件需要Xilinx原始库”（VHDL，Verilog）

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LogiCORE VLYNQ v1.3 – 当OPB从站出站命令FIFO缓冲区已满时，为什么CMDFIFO_FREE输出冻结在0x07？

问题描述当OPB从站出站命令FIFO缓冲区已满时，为什么CMDFIFO_FREE输出冻结在0x07？解决/修复方法在VLYNQ v1.3数据表的表4：控制/状态接口下，它指出CMDFIFO_FREE是一个输出，它告诉OPB从出站命令FIFO中的空闲条目数。问题是CMDFIFO_FREE永远不会低于0x07（7...

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A1.4/F1.4 MAP -3K映射器错误地向IFDS报告未连接的输入，然后对组件进行裁剪。

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LogICore 1-D离散余弦变换（DCT）V1.0—1D DCT的生成可能导致Solaris机器（DYIP4）的堆芯转储

描述关键词：Solaris，生成，失败，误差，离散余弦变换在Solaris机器上生成1D DCT（离散余弦变换）可能导致堆芯转储。解决方案这个问题似乎与Solaris的UNIX JIT（JavaIn time）编译器中的bug有关，因为它不在Windows平台上发生。使用解释器而不是JIT编译器已...

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4.1i安装-当在Solaris机器上安装ISE时，CD看起来是空白的。

描述关键词：联盟，3.1i，安装，安装，Solaris，7, 8，3.1i紧迫性：标准一般描述：当我试图在Solaris机器上安装ISE CD时，CD上似乎没有数据。解决方案这个问题已经出现在新的Solaris 5.8机器，以及一些5.7 / 2.7机器与更新的OS补丁。请联系您的IT管理员并执行...

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为什么我的SPI4.2 RX和TX PLL在编译期间没有合并在一起？

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Virtex-II / -II Pro – I / O在重新配置期间输出毛刺

问题描述在重新配置Virtex-II器件期间，在PROG脉冲为低电平后，给定的输出可能很快出现故障。请注意，这仅在重新配置（非初始配置）期间以及先前使用快速压摆率配置输出时发生。 LVTTL和LVCMOS33 I / O标准已经观察到这种行为，并且很可能也出现在其他I / O标...

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4.1i FPGA编辑器-要被调试的位文件的名称不能确定、不存在或不可读。

描述关键词：FPGA，编辑器，位，文件，调试，调试，做，不，存在，可读，BITGEN，3.1I紧迫性：标准一般描述：我正在从FPGA编辑器中运行BitGen，以创建一个与工作目录中NCD相同名称的位文件，并显示以下消息：“要调试的位文件的名称不能被确定或不存在或不可...

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使用BP Microsystems编程器使用其软件版本3.39对EPC1进行编程时，为什么会出现“INVALID ELECTRONIC SIGNATURE”错误？

BP软件版本3.40或更高版本支持BPProgrammer对EPC1的编程支持。有关如何获取最新版本软件的信息，请访问其网站http://www.bpmicro.com 。

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CPLD CoolRunner-II – 如果引脚配置为双向，DataGATE会工作吗？

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等级-LV1-ChipDebug

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MIG v2.2 – 对QDRII x36设计使用更新UCF功能需要手动修改

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