SOC FPGA论坛首页-ChipDebug-第775页

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等级-LV3-ChipDebug

1年前发布63次阅读

DR1 使用design integrator例化IP

TD中将RTL添加至工程的方式有三种，详情请参考：[known-link] 在TD工程中，参考《TD User Guide》第3.2节，使用design integrato...

DR1 使用design integrator例化IP-ChipDebug

DR1 使用design integrator例化IP-ChipDebug

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fpgaFans, fpgaFans

等级-LV1-ChipDebug

1年前更新562次阅读

优质Verilog开源项目实战指南

一、基础数字电路项目（0-3个月） 1. Basic-Gates (GitHub)项目地址：https://github.com/OLabs-Bhopal/Basic-Gates核心练习：门级建模：AND/OR/NOT/XOR基础门电路数据流建模：2:1 MUX、全加器行为级建模：4位计数器特色：附带测试平台(Testbench)模板2. S...

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等级-LV2-ChipDebug

1年前发布22次阅读

有偿求ufs verilog 逻辑代码，需可移值不同fpga开发平台

如题：有偿求ufs verilog 逻辑代码，需可移值不同fpga开发平台

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一切从凌开始

等级-LV1-ChipDebug

1年前发布52次阅读

FPGA采集camer link数据出现彩色光晕

使用DS90CR288A与DS90CR287作为camera link的编解码芯片，通过工业相机产生彩条数据，FPGA进行转发到相应的采集卡，使用软件抓取数据，表明彩条数据正确，而采集实际的数据，会出现彩色光晕，这一块是因为什么呢？

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等级-LV3-ChipDebug

1年前更新110次阅读

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法

错误如下：解决办法：先卸载设备，并删除驱动2. 重新安装这里是从DL中装驱动也可以从TD中装驱动，路径如下：

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法-ChipDebug

安路AL-LINK下载器驱动安装错误代码48代和码52的解决办法-ChipDebug

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等级-LV1-ChipDebug

1年前发布17次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

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等级-LV2-ChipDebug

1年前更新185次阅读

精Allegro PCB对多个元件整体移动

选中点击Edit中的Move（或者点击自定义的移动快捷键）
选择options中point的user pick，如下图所示：
左键框选多个元器件进行旋...

Allegro PCB对多个元件整体移动-ChipDebug

Allegro PCB对多个元件整体移动-ChipDebug

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等级-LV2-ChipDebug

1年前更新90次阅读

Cadence Allegro PCB如何取消走线记忆功能?

Cadence Allegro PCB如何取消走线记忆功能?
问题描述：
在设计过程中，有时可能会Options侧边栏中手动修改走线线宽，但Allegro P...

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布17次阅读

ERROR: external connection to net…

现象描述：通过屏蔽文件的文件的方式或者修改不现的策略出现的位置不一样，但是同一种报错。目前版本从2023.2升级到2024.2可...

ERROR: external connection to net...-ChipDebug

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前更新13次阅读

ERROR:Hold violation fixing is excessive…

hold时序没有办法满足，可能是软件计算问题。处理好跨时钟约束。

ERROR:Hold violation fixing is excessive...-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布74次阅读

精PCB散热的10种方法

对于电子设备来说，工作时都会产生一定的热量，从而使设备内部温度迅速上升，如果不及时将该热量散发出去，设备就会持续的升温，...

PCB散热的10种方法-ChipDebug

PCB散热的10种方法-ChipDebug

PCB散热的10种方法-ChipDebug

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PCB散热的10种方法-ChipDebug

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等级-LV1-ChipDebug

1年前发布90次阅读

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计

引言针对使用 HDMI 多路复用中继器的用户，本文提供了如何通过精心设计印刷电路板 (PCB) 来实现器件全部性能最优化的设计指导...

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

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等级-LV1-ChipDebug

1年前更新19次阅读

Allegro进行DRC检查如何定位坐标

1.进行DRC检查2.可以看到出问题的坐标，但是由于没有元器件，所以不知道具体位置在哪，可以先选择Add line，然后输入坐标即可定...

Allegro进行DRC检查如何定位坐标-ChipDebug

Allegro进行DRC检查如何定位坐标-ChipDebug

Allegro进行DRC检查如何定位坐标-ChipDebug

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等级-LV1-ChipDebug

1年前更新71次阅读

精Cadence Allegro 器件搜索时自动跳转并放大到视角中心

1.器件搜索时自动跳转并放大到视角中心，如下图所示将“immediate”勾选，“no_zoom_to_obiect”不勾选即可。

Cadence Allegro 器件搜索时自动跳转并放大到视角中心-ChipDebug

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等级-LV2-ChipDebug

1年前更新190次阅读

精Allegro PCB中如何给单个焊盘添加十字花连接属性

十字花连接在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global Dynamic Shape Parameters选项下的Thermal r...

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

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Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

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等级-LV2-ChipDebug

1年前更新289次阅读

精Cadence Allegro如何将铜皮跨层复制？

在PCB设计过程中，对一些大电流的网络经常会用铜皮代替走线，所以铺铜是最常用的操作了，有时候同一个网络，需要在不同的层重复...

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

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等级-LV2-ChipDebug

1年前更新58次阅读

精allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络

16.3操作方法：allegro 添加Ratsnest_Schedule属性完成效果如下图，以十字方格显示电源网络和gnd网络17.4操作方法：17.4需...

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

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等级-LV4-ChipDebug

1年前更新510次阅读

精allegro准确对准圆心或者元件中心。

在进行结构定位，我们一般需要进行器件的定位，所以需要快速定位到圆心、线段、过孔，这里我们需要用到的功能是snap to功能。当...

allegro准确对准圆心或者元件中心。-ChipDebug

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劳动党党鞭

等级-LV1-ChipDebug

1年前发布184次阅读

vivado联合modelsim仿真，modelsim无法正常弹出求助

刚拿到师兄的工程，他用vivado自带的仿真的时候会有正常的波形，而且代码已经上过板子了，不会有问题。但是我用modelsim仿真的时候modelsim根本弹不出来，会一直加载，无奈只能手动取消。这个工程里面有一个模块是用simulink生成的，里面的.v文件特别多，当不...

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等级-LV1-ChipDebug

1年前发布21次阅读

提问小白求助-FPGA上SMA接口使用咨询

各位老师，我需要使用FPGA上的SMA接口控制外部仪器，但我的FPGA上没有GPIO SMA我是否可以用SMA_CLK输出一个使能信号？

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等级-LV1-ChipDebug

1年前发布34次阅读

提问fpga开发遇到的问题

当我使用mrcc作为时钟输出时，最终的结果正常，不过我用srcc作为输出时钟的时候结果就不太理想，然后他俩都用600m的差分时钟，这...

fpga开发遇到的问题-ChipDebug

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等级-LV1-ChipDebug

1年前更新446次阅读

精cadence allegro 17.2 design outline的使用

在cadence allegro 17.2 之前，电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后，在输出Ar...

cadence allegro 17.2 design outline的使用-ChipDebug

cadence allegro 17.2 design outline的使用-ChipDebug

cadence allegro 17.2 design outline的使用-ChipDebug

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cadence allegro 17.2 design outline的使用-ChipDebug

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等级-LV1-ChipDebug

2个月前更新150次阅读

精Allegro——板框设计

一、认识板框所在的层我们现在使用的是17.4的版本，在Design_outline这个层定义板框就可以了二、PCB板框自己定义1、画个矩形板...

Allegro——板框设计-ChipDebug

Allegro——板框设计-ChipDebug

Allegro——板框设计-ChipDebug

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Allegro——板框设计-ChipDebug

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等级-LV1-ChipDebug

1年前发布21次阅读

提问求助大佬，我想实现点击一次按键实现相位突变，但是我的代码不知道为什么相位一直不改变，哪位好心大佬帮忙讲解一下

`timescale 1ns / 1ps module top(input sclk ,input srst_n , //锟斤拷一路ADC input [9:0] ad_data_1 , //锟斤拷一路ADC锟斤拷锟斤拷 input...

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等级-LV2-ChipDebug

1年前更新91次阅读

精Cadence Allegro使用”Allegro Productivity Toolbox”实现丝印自动调整

1，打开PCB时候勾选“Allegro Productivity Toolbox”的产品选项：2，打开“Manufacture-->Lable Tune”的对话框，可进行如下...

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

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等级-LV2-ChipDebug

1年前更新361次阅读

使用LiteX快速创建FPGA SoC工程（1）

一、什么是LiteXLiteX是一个基于Python的、用于快速创建FPGA工程的框架。LiteX提供了以下常见的组件：总线和总线之间的转换互联...

使用LiteX快速创建FPGA SoC工程（1）-ChipDebug

使用LiteX快速创建FPGA SoC工程（1）-ChipDebug

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等级-LV2-ChipDebug

1年前更新112次阅读

使用LiteX快速创建FPGA SoC工程（2）

一、什么是MigenMigen由几个关键的组件组成：基础语言库：FHDL（Fragmented Hardware Description Language）；小型通用IP库；仿真器；build系统；FHDL是Migen的基础，通过FHDL来描述信号，并且在组合或者时序逻辑中操作这些信号。由于Migen是Python库，所以...

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等级-LV2-ChipDebug

1年前更新77次阅读

使用LiteX快速创建FPGA SoC工程（3）

本节简单介绍如何使用Migen生成对应的Verilog代码一、Migen的IP库在Migen的官方API参考文档中，我们可以找到其中所具有的可用IP...

使用LiteX快速创建FPGA SoC工程（3）-ChipDebug

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等级-LV2-ChipDebug

1年前更新122次阅读

使用LiteX快速创建FPGA SoC工程（4）

本节主要说明的如何使用LiteX描述自己的开发板。一、Platform文件和Target文件对于一个传统的FPGA工程，我们除了需要提供编写的R...

使用LiteX快速创建FPGA SoC工程（4）-ChipDebug

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等级-LV2-ChipDebug

1年前更新65次阅读

使用LiteX快速创建FPGA SoC工程（5）

本节介绍Platform类在LiteX中的定义，继承关系如下：为某个自定义的板卡创建一个自定义的Platform时，其继承关系如下（以Xilinx7...

使用LiteX快速创建FPGA SoC工程（5）-ChipDebug

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