SOC FPGA论坛首页-ChipDebug-第804页

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3年前发布36次阅读

亿灵思软件使用指南（五）时序约束工具教程

本视频演示了亿灵思软件时序约束工具的使用方法，详细展示了create_clocks、create_generated_clocks、set_false_path的约束过程，以及时序报告的查看方式等操作，指导开发人员使用时序约束工具。

中科亿海微(ehiway)

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中科亿海微FPGA开发板的硬件连接与程序下载

本视频演示了中科亿海微FPGA开发板的硬件连接方法，并在开发板上结合流水灯样例程序详细展示了使用亿灵思软件JTAG模式下载程序和FLASH模式烧写程序的过程，帮助开发人员快速掌握中科亿海微开发板的硬件连接与程序下载。

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3年前更新42次阅读

中科亿海微ROM使用

标题 ROM（Read-Only Memory，只读存储器）是一种在FPGA（Field-Programmable Gate Array，现场可编程门阵列）中常用...

中科亿海微ROM使用-ChipDebug

中科亿海微ROM使用-ChipDebug

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3年前更新37次阅读

中科亿海微RAM使用

引言 FPGA（Field Programmable Gate Array，现场可编程门阵列）是一种可编程逻辑设备，能够根据特定应用的需求进行...

中科亿海微RAM使用-ChipDebug

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中科亿海微FIFO使用

引言 FPGA（现场可编程门阵列）是一种可编程逻辑器件，具有灵活性和可重构性，广泛用于数字电路设计和嵌入式系统开发...

中科亿海微FIFO使用-ChipDebug

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中科亿海微乘法器(LPMMULT)

引言 FPGA（可编程逻辑门阵列）是一种可在硬件级别上重新配置的集成电路。它具有灵活性和可重构性，使其成为处理各种...

中科亿海微乘法器(LPMMULT)-ChipDebug

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3年前更新63次阅读

如何给每个RM添加约束？

在常规非DFX（Dynamic Function eXchange）的Vivado设计中，我们可能会碰到给某一个指定的模块添加特定的约束。这时一个简单的方...

如何给每个RM添加约束？-ChipDebug

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3年前更新43次阅读

中科亿海微EDA工具时序约束

时序分析又叫静态时序分析,它主要是从FPGA设计实现的角度出发得出结论,看所期望的逻辑功能是否能够被目前工艺条件下的某款具体FP...

中科亿海微EDA工具时序约束-ChipDebug

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emwin 5.06a 全部源码分享

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3年前发布105次阅读

纯FPGA实现收音机的源码分享

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3年前发布24次阅读

用cpld实现MAX3100的verilog源码分享

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3年前发布41次阅读

ADPCM 压缩解压原理、c代码、verilog代码和quartus工程

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2年前更新182次阅读

基于STM32的开源usb-blaster及USB 缓冲区设置说明。

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2年前更新240次阅读

FPGA/CPLD使用无源晶振替代有源晶振

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Altera USB Blaster,J-Link,ST-Link,CMSIS-DAP多合一下载器开源

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3年前更新59次阅读

开源的DDS信号源，带12位AD和10位DA，DDS输出幅度可控

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3年前更新32次阅读

用逻辑门实现倍频的奇技YING巧

转载，这个可以用，但不建议用，除非要求不高省成本或PLL不够，不过话说回来安路家的CPLD都是带PLL的，一个不够就买带两个PLL的反正也差不多了钱。边沿触发方式, 每用一个宏or寄存器可以做到 2 倍频。————————关于倍频，大家都认为应该用PLL才能实现...

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VCS基础使用教程

用了VCS以后再也回不到modelsim了！！！简单汇总一下VCS常用的命令，给出解释以及建议，以下是VCS2022.06支持的命令。编译命令1、-debug_access使能dump FSDB/VPD，限制read/callback能力，-debug_access+all使能所有debug能力，-debug_access+class使能testb...

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3年前更新28次阅读

教程——如何在本站的帖子中嵌入B站视频

要先点击复制链接，然后选择嵌入代码然后点击这个视频上传按钮然后在弹出的对话框中贴入代码

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3年前更新39次阅读

看到有人问MIF相关问题，上传几个MIF和COE文件的生成工具和方法

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3年前更新100次阅读

编写小工具利器——世界上体积最小编译最快的C编译器TCC

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3年前更新51次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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3年前更新139次阅读

AIE(1)—创建一个简单的AIE工程

对于Versal，我们从系统角度看，可将其分为3个Domain：AIE、PS和PL，如下图所示。如果要运行一个AIE的应用，绝大多数情况下，这3...

AIE(1)—创建一个简单的AIE工程-ChipDebug

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AIE(2)—理解AIE编程中的graph

在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...

AIE(2)—理解AIE编程中的graph-ChipDebug

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3年前更新92次阅读

AIE(4)—AIE编译器和X86模拟器

在之前的文章中，我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念，回顾一下，我们可以看到AIE...

AIE(4)—AIE编译器和X86模拟器-ChipDebug

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AIE(5)—针对AI Engine进行编译

在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...

AIE(5)—针对AI Engine进行编译-ChipDebug

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AIE(6)—用Vitis Analyzer查看AIE编译结果

在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...

AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

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AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

AIE(7)—理解Runtime Ratio-ChipDebug

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AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

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AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）

之前的文章里，我们创建的Vitis工程都只包含AIE domain，但实际上使用Versal时，极有可能三个domain都会使用。这篇文章我们将介...

AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）-ChipDebug

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