SOC FPGA论坛首页-ChipDebug-第968页

SOC FPGA论坛首页-ChipDebug-第968页

等级-LV1-ChipDebug

6年前发布14次阅读

9.1i iMPACT – 当IDCODE检查失败时，SPI配置不会停止

问题描述 9.1i iMPACT软件将在对SPI器件进行编程之前对其进行IDCODE检查。尽管IDCODE检查失败，程序操作仍将完成。解决/修复方法此问题已在最新的9.1i Service Pack中修复，可在以下位置获得： < http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp>

评分

等级-LV2-ChipDebug

6年前发布2次阅读

3.1I COREGEN XCC不正确实现字符串比较

描述关键词：COREGEN，XCC，字符串，比较紧迫性：标准一般描述只有有十进制数字的字符串才能正确地进行比较。解决方案此更改可在最新的3.1i服务包中获得：HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新/

评分

等级-LV1-ChipDebug

6年前发布2次阅读

我可以使用MAX7000AE编程文件对MAX®7000B器件进行编程吗？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布5次阅读

11 EDK – 如何配置VxWorks映像以使用非零地址的存储器？

问题描述关键字：双处理器，共享内存，RTOS，中断，VxWorks 我正在尝试基于Xilinx应用笔记996中提供的设计，在ML507上为双PowerPC / MicroBlaze设计创建VxWorks映像。如果在硬件中我将DDR2 SDRAM的地址范围设置为0x0到0x1000 0000并通过修改与硬件配置相对应...

评分

等级-LV3-ChipDebug

2年前更新7次阅读

FPGA/CPLD 数字电路设计经验分享.pdf

该帖子部分内容已隐藏

付费阅读

3积分

在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

6年前发布7次阅读

MAP，PAR，PPR：在M1和XACT中约束信号到无焊盘（命名约定不同）

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布32次阅读

MIG 7系列v1.4 DDR2 / DDR3 – OCLK_DELAY校准

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布10次阅读

RapidIO II IP核编译可能会因未定义的实体消息而失败

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

6.3i PAR – “错误：DesignRules：579 – Netcheck：信号”xxxx“被发现与两个布线区域中的节点一起布线。”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布6次阅读

5.1i ChIPStudio Pro—核心插入器不显示消息以指示内核已成功插入。

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布12次阅读

13.1 System Generator for DSP – opmode块inmode4位不关闭

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

9.1i EDK – 使用1.5-17之前的Cygwin版本可能会在运行时导致错误

问题描述关键字：make，bash，dos2unix，换行符，返回，字符解决/修复方法（Xilinx答复24134）（Xilinx答复23716）（Xilinx答复24121）

评分

等级-LV2-ChipDebug

6年前发布1次阅读

Merilog（Mxe，SE，PE）-UNISIM组件未被用于Verilog设计

描述一般描述：当我的Verilog设计在ModelSim中加载时，UNIISM库不被使用，即使我已经正确地映射了它们。为什么会发生这种情况？解决方案库映射信息将逻辑库名称显示为物理位置。当在ModelSim中加载仿真时，这些映射不被用作搜索列表。对于Verilog，需要指定一...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

内部错误：“子系统：CMP，文件：cmp_server.cpp，行：457模块数据库生成器中的未知错误，为14％。”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布5次阅读

11.x XST – “ERROR：HDLCompiler：40 – .vhd Line xx：不是组件”

问题描述我有一个设计，组件和信号具有相同的名称。在针对Virtex-6 / Spartan-6器件时，我在XST中收到以下错误，但是当我定位旧器件时没有任何问题。为什么？ “错误：HDLCompiler：40 - ”<file> .vhd“行xx：<名称>不是组件” 示例代码：文件...

评分

等级-LV3-ChipDebug

2年前更新5次阅读

华为FPGA小数分频专利

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

6年前发布5次阅读

M1.3CPLD：TaGEng-断言失败：I–> RealStutin（IoT，ZooIfNew）

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布10次阅读

13.3 PlanAhead – “错误：[PlanAhead-414]项目档案已中止”

描述如果我尝试存档我的项目，则13.3 PlanAhead工具中会出现以下错误：从GUI “该项目是在NTFS网络驱动器上，我选择保存到同一区域。存档开始刷新一些文件然后停止并发布以下对话框：错误：[Planahead-414]项目档案中止。“ 来自Tcl控制台 “archive_proje...

评分

等级-LV1-ChipDebug

6年前发布12次阅读

为什么SLS USB 2.0主机控制器IP不起作用？

由于Quartus II软件存在问题，在使用System Level Solutions的USB 2.0主机控制器IP编译设计时，可能会遇到错误，指示缺少文件u20hc_Tran_FIFO_1.v和u20hc_Tx_Rx_RAM.v 。解决/修复方法要解决此问题， sls_avalon_usb20hc_hw.tcl在目录< Quartus II instal...

评分

等级-LV1-ChipDebug

6年前发布3次阅读

LogiCORE SPI-4.2（POS-PHY L4）v7.0 – 从v6.1迁移到v7.0（迁移指南）

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布1次阅读

5.1ISP2规划师-DCM站点在Floorplanner ViTEX II器件中被错误标记，并且DCMS在布局视图中不出现。

描述关键词：Floorplanner，DCM，标签，ViTEX II，失踪，表演，安置紧迫性：标准一般描述：DCM站点在Floorplanner被错误地标记了我的ViTEX II器件，并且DCMS没有出现在放置视图窗口中。解决方案问题是，对于几个ViTEX II部分，DCMS标记为X0Y0，X2Y0，X4Y0和X6...

评分

等级-LV1-ChipDebug

6年前发布15次阅读

13.1 Project Navigator – 错误：ProjectMgmt：387 – TOE：使用Mentor Graphics Precision进行综合时

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布1次阅读

LogiCORE Reed-Solomon解码器v6.0 – ISE 9.1i中的处理延迟不正确

问题描述带有ISE 9.1i的RS Decoder v6.0 GUI可以报告比应有的处理延迟少一个的处理延迟。在某些情况下，当每个符号的时钟数大于1且通道数等于1时，就会发生这种情况。解决/修复方法 RS Decoder v6.0 GUI将随着ISE 9.1i的IP更新的未来版本进行更新。如果情况...

评分

等级-LV2-ChipDebug

6年前发布4次阅读

4.1i约束-ViTex/ViTeX-E块RAM -如何在3.1i软件中使用“BrimsSpura”和“BrassH-Purb”关键字？

描述关键字：ViTEX、VITEX-E、块、BRAM、RAM、BrimsSpura、FIFO、BrimsH-Purb、约束紧迫性：标准一般描述：在发布3.1i软件之前，推送到或进入双端口ViTEX块RAM的TNM或TNMyNET属性将导致该块RAM实例被添加到TNM组。因此，块RAM的两个端口（BELS）将属于该组。T...

评分

等级-LV1-ChipDebug

6年前发布3次阅读

双击Windows 3.x程序管理器中的MAX +PLUS®II图标后，屏幕变为空白并返回主窗口。我该怎么办？

您可以使用以下选项尝试解决问题：安装MAX + PLUS II后重新启动电脑。运行Win32s测试实用程序w32sver.exe，该实用程序位于d：\ PC \ maxplus2目录中的MAX + PLUS II安装CD-ROM上。此实用程序检查Win32s的版本，但不验证Win32s库是否正确运行。如果未验证Win...

评分

等级-LV1-ChipDebug

6年前发布24次阅读

MIG v3.1，Virtex-5 – 使用Synplify Pro C-2009.03的Verilog设计在MAP中失败，错误：MapLib：1114

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV3-ChipDebug

2年前更新41次阅读

verilog 学习资料分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

6年前发布2次阅读

M1.3：警告：BASDP：52 /BASDP：48

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布11次阅读

13.3 SysGen – 为什么SysGen / Matlab会挂起或需要很长时间才能启动？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布14次阅读

UniPHY EMIF工具包报告窄数据有效窗口

即使未使用数据掩码，UniPHY的外部存储器接口工具包也会报告数据掩码的使用情况。此问题将在UniPHY的外部存储器接口工具包的未来版本中修复。解决/修复方法此问题没有解决方法。

评分

上一页 1…966 967968969 970…1055 下一页跳转