SOC FPGA论坛首页-ChipDebug-第992页

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等级-LV2-ChipDebug

6年前发布3次阅读

FPGAExpress3.3：错误：TSDatabase：19…没有TNM，TPSYNC或用户组名为“NCO1N214”被定义

描述关键词：FPGA，Express，基础，NGDBug，翻译NCF，TNM，TPSYNC，TSSABDAT: 19，NCF紧迫性：标准一般描述：在FPGA Express约束编辑器中设置定时规范之后，FPGA Express 3生成具有无效语法的NCF文件。实现的翻译阶段（NGDBug）然后给出一个类似于以下的错误...

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6年前发布11次阅读

为什么DisplayPort示例设计不显示输出视频？

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等级-LV1-ChipDebug

6年前发布13次阅读

SPI-4.2 Lite v5.1 Rev2和SPI 4.2 v9.3 Rev2 – MMCM可能无法锁定，导致使用VCS进行仿真失败

问题描述由于已知问题，在VCS中执行时序仿真时MMCM可能无法锁定，这可能导致示例设计失败。功能仿真不会暴露这个问题。解决/修复方法此问题计划在ISE软件12.1中修复。同时，唯一的解决方法是使用另一个仿真器，例如MTI。

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6年前发布19次阅读

LATTICE xo2-4000的cpld，擦除以后在上电b10的管脚为啥会输出周期的波形

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Lattice-莱迪斯

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6年前发布15次阅读

XActudioX.QuixSIM：Xilinx FPGA和CPLDs的板级仿真

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6年前发布32次阅读

2013.4许可 – 如果许可证在与Vivado或PlanAhead浮动许可证不同的服务器上提供，则找不到IP核浮动许可证

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6年前发布9次阅读

错误：129001原子“| dll_ctrl_a_wys”上的输入端口OFFSET，它是statixv_dll_offset_ctrl原语，未合法连接和/或配置

如果打开Instantiate dll_offset_ctrl块并静态设置为DLL相位偏移控制A或DLL相位偏移控制B块的选项，则在使用Quartus®II13.1版综合Stratix®V中的ALTDLL宏功能时可能会出现上述错误。解决/修复方法要解决此错误，请在< DLL variation name > .v文件中...

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6年前发布3次阅读

7.1i Virtex-4 MAP – “INTERNAL_ERROR：Pack：pkibadbmend.c：184：1.16.34.1 – Found ……”

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6年前发布51次阅读

XST -“警告：XST：637：在合并时命名冲突：RealMangto1”

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6年前发布4次阅读

FLEX10KE嵌入式可编程逻辑系列数据手册中图2所示的写脉冲发生器的用途是什么？

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6年前发布4次阅读

9.2i EDK – GenACE无法对JTAG链中的多个器件进行编程

问题描述关键词：FPGA，SVF 解决/修复方法

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6年前发布1次阅读

2.1I CereGerververog，VHDL：如何提取核心生成器Verilog和VHDL行为仿真模型

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6年前发布12次阅读

如何在Stratix V器件中为小数分频PLL进行位置分配？

您可以使用Assignment Editor和以下步骤在Quartus®II软件中为Stratix®V器件中的小数PLL进行位置分配：在“分配编辑器”中，将“类别”设置为“位置”。在“To”列中，使用节点查找器选择PLL实例。通过选择* .gpll *作为过滤器来缩小搜索范围是有帮助的。 ...

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6年前发布6次阅读

11.1 EDK，MPMC v5.00.a – Virtex-5调试寄存器地址范围不正确

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6年前发布190次阅读

DDR3存储器的ODT是什么，ODT同步模式,ODT动态模式又分别指什么？

最近用ＦＰＧＡ调DDR3,虽然IP已经成功读写（在厂家的DDR3 DEMO上修改而来），跑起来也没什么问题，但是看到控制器IP里面那一堆的选项，好多名词都不知道是啥意思。

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6年前发布21次阅读

6：XcTebug 6在C:\Windows和C:\Windows系统中安装位置的文件列表

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6年前发布13次阅读

EDK MicroBlaze：存储半字反向MicroBlaze指令的解释

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6年前发布1次阅读

内部错误：子系统：PUTIL，文件：/ quartus/power/putil/putil_cyclonev_hssi_info.cpp，行：610

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6年前发布4次阅读

7.1 EDK，PlatGen – C_MASK用于错误生成多个LMB外设

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6年前发布7次阅读

4.2i影响-我不能ProgramXC9500 5V器件

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6年前发布14次阅读

为什么Altera SDK for Open Computing Language许可证无法识别？

由于Linux下的Quartus®II14.1软件中的Altera SDK for OpenCL存在问题，除非为附加到eth0的MAC地址生成许可证，否则不会识别许可证。解决/修复方法要解决此问题，请使用eth0的MAC地址重新生成许可证。有一个补丁可以解决Quartus II软件版本14.1的这个问题：...

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6年前发布2次阅读

9.2i EDK – 当选择独立或xilkernal以外的操作系统时，不会更新库选择

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6年前发布3次阅读

2.1i FPGA编辑器-我如何使用手动位置选项？

描述关键词：FPGA编辑器，联盟，基础，手册，地方，工具，组件，网站紧迫性：标准一般描述：手动位置选项是如何工作的？当我看着它时，它似乎总是灰白的。解决方案通过突出未放置组件列表中的特定组件，使用“手动位置”选项。然后，按住CTRL键，然后点击要放...

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6年前发布14次阅读

如何确定1152 Pin FineLine球栅阵列（FBGA） – 倒装芯片器件的封装选项？

您的Altera®器件是1152引脚FINELINE球栅阵列（FBGA）如果它是由影响-option 2-倒装芯片封装工艺变更通知（PCN）0902（PDF），否则该器件是一个1152引脚FINELINE球 - Lattice阵列（FBGA） - 选择1翻转芯片封装。有关机械图纸和规格，请参考Altera器件封装信...

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6年前发布10次阅读

ML605硬件用户指南（UG534） – 第33页错误地显示了GTXE1封装放置

问题描述表1-8：“ ML605硬件用户指南” v1.2.1，2010年1月21日（UG534）第33页上的“ PCIe Edge连接器连接”显示了ML605的以下GTXE放置： GTXE1_X0Y15 但是，正确的放置位置如下： GTXE1_X0Y15 解决/修复方法当从CORE Generator内部生成“用于PCI Express的...

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5年前发布142次阅读

LATTICE DDR3 IP为什么无法成功创建？请问怎么解决？

大家好，请教个问题，我在Lattice IP Server中下载并安装了DDR3的IP (3.1版本)，然后FPGA型号选择LEF5UM系列，通过Clarity Designer可以正常创建DDR3的控制IP，但是同样的操作，当我的FPGA型号选择为LEF5U系列的时候，却无法创建IP，请问这是为什么呢？

Lattice-莱迪斯

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6年前发布36次阅读

XACT 6：安装——我如何安装XACT以通过网络运行？

描述关键字：XACT、安装、网络紧迫性：标准一般描述：在网络上安装软件与运行软件非常类似。从CD。下面将描述您需要做什么以便通过网络在PC上运行XACT第6步软件。解决方案步骤1。从PC执行并遵循StuuP.EXE程序中的指令从XACT第6步CD的根目录。必须设置安装您希...

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6年前发布67次阅读

Zynq – （x1，x2，x4，x8）模式的最大QSPI频率是多少？

描述 QSPI（xX）模式的最大频率是多少？解启用反馈时钟后，最大QSPI器件频率理论上为100MHz，因为最大PCAP（处理器配置访问端口）频率的额定频率为100MHz。实际上，此速度可能受闪存允许的配置速度和用于配置线的LVCMOS IO标准的限制。

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6年前发布2次阅读

Altera是否仅销售模具（即没有包装）？

在某些罕见的情况下，Altera客户营销部门可能决定向客户销售模具。您可以通过(408)544-6407联系Altera客户营销部门获取信息。

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6年前发布1次阅读

7.1i PACE Spartan-3E – 全局时钟引脚不显示在左侧或右侧

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