SOC FPGA论坛首页-ChipDebug-第9页

SOC FPGA论坛首页-ChipDebug-第9页

等级-LV2-ChipDebug

6年前发布2次阅读

5.1i SP2 ngDANNO-错误：“异常：SDM:SDMHHASTAB/FATALOLION：ANNO：PoTr.Mealth.H:126:1.21……”

描述关键字：NGDNNO，异常，SDM，哈希表，致命，错误，ANNO，端口，主，H，126: 1.21紧迫性：标准一般描述：当我使用服务包2在5.1i软件中运行NGDANNO并达到我的机器上的内存限制时，报告如下错误：“异常：xDM：xdMH哈希表。C：315：$ ID:XDMH哈希表。C，V 1....

评分

等级-LV1-ChipDebug

6年前发布18次阅读

12.4 AXI BFM – 12.4 AXI BFM用法和示例自述文件

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布2次阅读

LogiCORE 10千兆以太网MAC v8.2 – 9.1i IP更新1的发行说明和已知问题（9.1i_IP1）

问题描述本答复记录包含LogiCORE 10千兆位以太网MAC v8.2核心版本，该版本在9.1i IP更新＃1中发布，包括以下内容： - v8.2中的新功能 - v8.2中的错误修复 - v8.2中的已知问题有关安装说明和设计工具的要求，请参阅（Xilinx答复24307）。解决/修复方法 v8.2...

评分

等级-LV2-ChipDebug

6年前发布1次阅读

3.1i基础ISE项目导航器在使用实体实例化时不能构建层次结构

描述关键词：项目导航器，ISE，层次结构，VHDL紧迫性：标准一般描述：当使用实体实例化时，项目Navigor无法构建层次结构。实体实例化的一个例子：一人的建筑行为开始IntNeNo:实体工作端口映射（a＝& gt；a，CLK＝& gt；CLK，RST＝& gt；rST，b＝&...

评分

等级-LV1-ChipDebug

6年前发布11次阅读

如何在Soc上启动Linux之前保留内存？

为了保留内存不被SoC Cortex-A9上运行的Linux使用，必须告诉Linux内核什么是内存顶部（最高可寻址RAM地址）。超出此地址的所有RAM地址都可用于Linux OS之外的其他目的。通过将“mem = ...”Linux引导参数添加到bootargs U-boot环境变量，可以在U-boot中设置...

评分

等级-LV1-ChipDebug

6年前发布6次阅读

12.1 ISE Design Suite – 尝试在具有FAT32文件系统的驱动器上安装时写入权限错误

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

2年前更新65次阅读

易灵思FPGA-项目设计指南一

易灵思FPGA-项目设计指南一原理背景模块实例例化顶层和做时序约束强调原理背景我们以往的做工程的是习惯，先完成代码端的任务...

易灵思FPGA-项目设计指南一-ChipDebug

易灵思FPGA-项目设计指南一-ChipDebug

易灵思FPGA-项目设计指南一-ChipDebug

+11

易灵思FPGA-项目设计指南一-ChipDebug

易灵思(Elitestek)

评分

等级-LV2-ChipDebug

6年前发布9次阅读

基础F1.3，XVHDL:XVHDL（Meta MAMOR）V3.0.3升级可在Web应答页面上获得

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布29次阅读

13.3 Kintex-7，IBERT GTX – QPLLREFCLKSEL始终选择REFCLK0

描述当我使用QPLL在13.3中生成Kintex-7 FPGA GTX IBERT设计时，即使在向导中选择REFCLK1，QPLLREFCLKSEL也始终选择REFCLK0。解要解决此问题，需要手动将QPLLREFCLKSEL端口更改为正确的值，以便设计使用正确的参考时钟。请按照以下步骤进行必要的更改：单击...

评分

等级-LV1-ChipDebug

6年前发布15次阅读

为什么RapidIO II MegaCore功能中的Type 9帧损坏了？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

6.3 EDK – XMD发出以下警告：“无法检查PPC 0的内存”

问题描述关键词：XPS，双PPC 解决/修复方法 http://www.xilinx.com/cn/ise/embedded/edk.htm 。

评分

等级-LV1-ChipDebug

7年前发布180次阅读

LATTICE FPGA CPLD 的 DEVICE ID在哪里？

我在做MCU升级XO2 CPLD，但是它的 DEVICE ID在哪里？我找了XO2的器件手册，根本没有找到，请帮帮忙，在线等，谢谢各位！

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

6年前发布7次阅读

5.1i ISE项目导航器无法自动找到LeonardoSpectrum版本LS702D或更高版本（PC平台）

描述一般描述：在我安装LeaRooStupRuthsLS200 2D或更高版本之后，列奥纳多不会出现在项目导航器项目流首选项中。解决方案ProjaveNavigor使用“FungMsg.exe”程序（由Mutor图形提供）来定位LeonardoSpectrum最近安装的版本。Findmgsg.exe在计算机上查找最新版...

评分

等级-LV1-ChipDebug

6年前发布14次阅读

SPI-3链路层v7.2 – Virtex-6和Spartan-6器件上的TDAT第一个地址缺少TSX

描述当使用SPI-3链路层核心v7.2及更早版本针对Spartan-6和Virtex-6器件时，TDAT的第一个地址缺少TSX。在Spartan-6和Virtex-6 FPGA功能仿真中出现此错误，其中在TDAT上发送的第一个地址应该伴随TSX。缺少此TSX脉冲。当在SPI-3上接收到第一个Tx数据包时，这在仿...

评分

等级-LV1-ChipDebug

6年前发布14次阅读

MIG v1.7 – ISE 9.1i MIG v1.7的发行说明和已知问题

问题描述本答复记录包含MIG v1.7的发行说明，包括以下内容：软件支持平台支持器件支持新功能 Bug修复已知的问题安装说明入门解决/修复方法软件支持所有MIG设计均已通过ISE 9.1.01i和Synplicity 8.6.03i进行测试。平台支持 Microsoft Windows XP（32位） ...

评分

等级-LV2-ChipDebug

6年前发布1次阅读

12.1个约束——我如何将A:从泛型时间组应用到约束？

描述什么是通用时间组？如何将A:从：应用泛型时间组约束？解决方案概述：从图1 -从设计实例有四个通用的时间组：垫、FFS、RAM和...

12.1个约束——我如何将A:从泛型时间组应用到约束？-ChipDebug

评分

等级-LV1-ChipDebug

6年前发布9次阅读

应该向`VCCSEL` ， `nIO_PULLUP`和`PLL_ENA`引脚提供什么电压才能在我的APEXII器件中构成逻辑电平`1` ？

对于APEX II器件，构成逻辑电平“1”的电压电平如下： VCCSEL和nIO_PULLUP始终可以上拉至VCCSEL和3.3 V. PLL_ENA的逻辑电平“1”由VCCSEL引脚设置控制。有关VCCSEL引脚的更多信息，请参阅解决方案APEX II器件上的VCCSEL引脚是否选择PLL_ENA引脚使用的输入缓...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

Virtex-6嵌入式三态以太网MAC Wrapper v1.2 – ISE 11.2的发行说明和已知问题

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前更新63次阅读

Vivado修改IP源文件的注意事项

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。这种修改不能直接修...

Vivado修改IP源文件的注意事项-ChipDebug

Vivado修改IP源文件的注意事项-ChipDebug

Vivado修改IP源文件的注意事项-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布10次阅读

M1.3转换：OPTX错误：X4KDR：7 –NETCHECK:ABEL中的宏实例化。

描述关键词：M1.3，ABEL，OPTX，X4KDR。紧迫：热由于OPTX错误，设计不能通过翻译阶段。错误信息如下：错误：X4KDR：7 - Netcheck：一个以上的主动源PIN被发现的信号＆lt信号SaleNo.gt；请检查以确保所有信号只有一个驱动程序…解决方案解决办法：如果您正在使...

评分

等级-LV2-ChipDebug

6年前发布6次阅读

MLX10机架式机箱 – 已知问题和发行说明主答复记录

描述本答复记录列出了MLX10机架式机箱的所有已知问题。解（Xilinx答复33250） - ML510 - 19英寸1U机架式机箱是否已准备好用于ML510主板？

评分

等级-LV1-ChipDebug

6年前发布2次阅读

内部错误：子系统：DBC，文件：dbc_root.cpp，行：304（Quartus TM）

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布4次阅读

Spartan-3，DCI / XCITE – 如果VRN或VRP引脚未连接会发生什么？

问题描述如果VRN或VRP引脚未连接会发生什么？解决/修复方法当VRN / VRP引脚未连接时，DCI会尝试匹配“无限阻抗”。对于LVDCI和LVDCI_DV2标准，输出有效地为3。对于大多数HSTL_DCI，SSTL_DCI和GTL_DCI标准，片上终端完全关闭。（例外情况是HSTL_IV_DCI，GT...

评分

等级-LV1-ChipDebug

7年前发布113次阅读

请问FPGA怎样单端信号转差分信号，差分信号转单端信号？

如题，请问FPGA怎样单端信号转差分信号，差分信号转单端信号？

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布1次阅读

5.1i核心生成器-“未知”标签出现在核心目录显示的“卖主”字段中

描述关键词：未知，GUI，CCOREN，目录，显示，供应商紧迫性：标准一般描述：在核心生成器GUI中，核心目录显示面板中的“卖主”字段显示供应商名称的“未知”。解决方案此条件指示安装的问题。通常，这是供应商信息文件（.CIF）的位置与核心XCD文件中引用的.CI...

评分

等级-LV1-ChipDebug

6年前发布16次阅读

MIG v3.5，Spartan-6 – 自刷新路径 – 综合设计在时序上失败

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布5次阅读

9.1i ISE – “错误：HDLC编译器：87 – ” .v“line <###>无法找到模块/原语' “”

问题描述关键词：HDL，编译器，87，错误，ifdef，include，define，Verilog，IP，CORE Generator，edn，xco 解决/修复方法 http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

评分

等级-LV2-ChipDebug

6年前发布4次阅读

5.1ISIS-VHDL源代码-“创建符号”失败，“错误：此设计不包含一个名为MyOxDead的实体……”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布8次阅读

使用系统控制台时为什么会出现java.lang.RuntimeException？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布6次阅读

11.1 EDK，PPC440MC_DDR2 – PPC440MC_DDR2控制器支持多少个内存等级？

问题描述 PPC440MC_DDR2控制器支持多少个内存等级？在数据表中不清楚，因为有一个C_NUM_RANKS_MEM参数，以及一个允许最多四个外部内存列的部分。解决/修复方法 PPC440MC_DDR2仅支持单个排名。使用多个等级将不会正确地断言外部CS_n信号，并且当前不计划修复...

评分

上一页 1…7 8910 11…1056 下一页跳转