SOC FPGA论坛首页-ChipDebug-第8页

SOC FPGA论坛首页-ChipDebug-第8页

等级-LV1-ChipDebug

6年前发布6次阅读

内部错误：子系统：SDR，文件：/ quartus / sld / sdr / sdr_tx_signal_nodes_gen2.cpp，行：781别名！= NULL && *别名！=’\ 0′

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布27次阅读

5.2i模块化设计 – “错误：XdmHelpers：819 – 模块化设计：初始模式必须至少有一个非活动模块”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布42次阅读

我在设计中实例化了一个原语（例如MUX21）。我怎么知道MUX21不会被软件合并到其他逻辑中？

为确保原始实例或其他逻辑元素不会被优化，请使用HDL属性在输出节点上保留逻辑（例如：Synplify Pro中的SYN_KEEP或LSE - Lattice Synthesis Engine）。
在我们的应用笔记中更详细地描述了该技术
使用ispLEVER软件在莱迪思器件中使用源约束 - AN8086
。请注意...

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

6年前发布11次阅读

SDSOC环境2018.1 -发行说明和已知问题

描述这个应答记录作为Vivado SDSoC 2018.1版本的注释，包含关于更新中包含的信息的链接。解决方案SDSOC的已知问题：目前对于2018.1 SDSOC发布没有已知的问题回答记录。

评分

等级-LV1-ChipDebug

6年前发布1次阅读

如何在Quartus II 13.1及更高版本中指定Web浏览器？

在Quartus®II13.1及更高版本中，工具>选项> Web浏览器设置已被删除，软件使用操作系统指定的默认Web浏览器。

评分

等级-LV1-ChipDebug

6年前发布1次阅读

8.2i布局规划编辑器Virtex-5 – 无法使用分配按钮放置（LOC）I / O，无法将I / O引脚分配给存储区，拖放时也没有工具提示

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布2次阅读

**过时的*3.3i芯片-在Windows 98 SE使用USB端口和多线程电缆时“无法打开通信端口”错误

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布4次阅读

由于上升和下降曲线已经包含了c_comp的影响，c_comp值会被重复计算吗？

C_comp定义了die capacityitacne。由于不可能或很难从SPICE模型中消除芯片电容的影响，因此IBIS文件中生成的所有波形都将包含此类效果。但是，在IBIS文件中包含c_comp不会重复计算c_comp的影响。仿真器需要IBIS文件中的c_comp和波形数据，并且它将进行必要的...

评分

等级-LV1-ChipDebug

6年前发布3次阅读

10.1 EDK，PPC440MC_DDR2 – 具有-1速度等级的控制器在200 MHz时失败

问题描述关键词：MPMC，DDR2控制器，Virtex-5 FXT，PPC 440 我使用Base System Builder为ML510板创建了一个系统，然后将器件速度等级更改为-1（默认值为-2）。 DDR2频率为200 MHz，但生成的设计失败了时序。 PPC440MC_DDR2为-1器件指定最大频率267 MHz。如何...

评分

等级-LV1-ChipDebug

2年前更新24次阅读

D触发器的建立时间和保持时间物理含义探讨

图1 D某款触发器示意图我理解这个D触发正常运转要满足四个约束，第一个是建立时间，第二个是保持时间，第三个是对于最后一个...

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

+2

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布3次阅读

A1.5 xsi:MaCuCF是一个Perl实用程序，它简化了FPGA编译器用户创建TimeScript的功能。

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布8次阅读

MIG设计助手 – Spartan-6时序仿真支持

描述 MIG设计助手的这一部分侧重于Spartan-6 FPGA设计的时序仿真。请从以下选项中进行选择，以查找与您的特定问题相关的信息。注意：此答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问...

评分

等级-LV1-ChipDebug

6年前发布7次阅读

MAX®7000和MAX9000器件中的全局清零引脚（CLRn）与FLEX®10K和FLEX6000器件中的器件宽屏蔽（DEV_CLRn）引脚有何不同？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布8次阅读

6.1i HDL Bencher – 创建新的tbw文件时，我收到以下错误：提取端口时出错，请检查语法的.vhd

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布25次阅读

点阵无铅BGA封装能承受多少重量（用于散热器安装）？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

6年前发布38次阅读

内核时钟不适用的2017.4 SDACEL频率缩放

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布3次阅读

客户需要为HardCopy®器件设计哪些工具？

设计人员可以使用Quartus®II设计软件，同样易于使用的软件来设计的FPGA，设计了Altera的HardCopy器件。无需其他工具。

评分

等级-LV1-ChipDebug

6年前发布2次阅读

9.1i ISE – 在Xplorer模式下运行Project Navigator实现过程失败并发出错误消息：“错误：不存在的ucf文件”

问题描述关键词：时间，闭合，约束，UCF，实施，翻译，MAP，布局，布线，PAR，布局和布线，布局和布线解决/修复方法

评分

等级-LV2-ChipDebug

6年前发布19次阅读

3.1i ChIPVIEWS——ChIPVIEW支持酷跑器XPLA3器件吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

为什么ALTASMI_PARALLEL的write，sector_erase或bulk_erase操作执行不正确？

由于Quartus®II软件版本13.0和13.0sp1一个问题，当写，sector_erase或bulk_erase操作read_rdid或READ_STATUS操作之后执行的ALTASMI_PARALLEL不进行正确的顺序。解决/修复方法如果在write，sector_erase或bulk_erase之前没有立即执行read_rdid或read_status...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

10.1 ISE – 生成编程文件进程导致BitGen失败，出现“错误：可移植性：90 – 命令行错误……”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

1年前更新15次阅读

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；

VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

+11

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布5次阅读

Web站点可用的M1.5约束编辑器软件更新

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布8次阅读

MIG Spartan-6 MCB – 为什么在DDR2模式400 Mbps下运行时，MCB会发布ODT？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布23次阅读

什么是由avalon内存映射接口中的DDR，DDR，DDR3高性能控制器对local_address进行采样？

在avalon内存映射接口模式下的DDR / DDR2 / DDR3高性能（HP）控制器中，当local_burstbegin和local_write_req都被置位时，local_address在phy_clk的上升沿被采样。

评分

等级-LV1-ChipDebug

6年前发布7次阅读

9.2i ISE – 即使不允许，也会向Project Navigator EDN项目添加第二个EDIF文件

问题描述关键词：EDIF，项目，导航器，ISE，第二，多个，edf，edn，设计单元，源，冲突解决/修复方法

评分

等级-LV1-ChipDebug

6年前发布5次阅读

我想使用一个格子MaxxO I/O库的输出来控制板上的电源到其余的VCCIO库。这是可能的假设，我将第一次启动的MaxxO2只使用VCC核心和一个VCCIO银行？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

6年前发布38次阅读

2017.2—HDMI接收子系统，软件驱动程序V3.2-HDMI接收子系统软件驱动程序V3.2补丁下载

描述此应答记录包含2017.2版发布的LogICORHDMI接收器子系统软件驱动程序V3.2的修补程序更新。解决方案这个补丁修复了VIVADO 2017.2设计工具中的LogICORE HDMI接收器子系统软件驱动程序V3.2。（赛灵思解答70066）为什么有时收到HBR音频有问题？（赛灵思解答701...

评分

等级-LV1-ChipDebug

6年前发布14次阅读

在Quartus II软件版本12.1 SP1中打开项目或重新生成IP时，项目.qsf中的.qip / .sdc文件会重新排序。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布3次阅读

9.1i EDK – 如何将信号设置为恒定值？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

上一页 1…6 789 10…1056 下一页跳转