SOC FPGA论坛首页-ChipDebug-第8页

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2年前更新257次阅读

verilog教程(3) —— Verilog 数值表示和数据类型

在数字逻辑系统中，只存在高电平和低电平，因此用其表示数字只有整数形式，并存在 3 种表示方法，即：原码表示法（符号加绝对值）、反码表示法（符号加反码）和补码表示法（符号加补码）。这三种在 FPGA 开发中都有着广泛的应用，下面分别讨论。1．原码表示...

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PotatoPie 4.0 实验教程(23) —— FPGA实现摄像头图像伽马(Gamma)变换

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361为什么要进行Gamma校正图像的 gamma 校正是一种图...

PotatoPie 4.0 实验教程(23) —— FPGA实现摄像头图像伽马(Gamma)变换-ChipDebug

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Litex简介PPT

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请大佬帮忙看看这个可能是什么原因导致的

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

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请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

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使用Gowin的fft IP核并仿真时报错，求助

上图为modelsim仿真时的报错
下图为tb文件代码
下图为报错信息提到的模块在fft.vo的信息

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

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Allegro Find 属性说明

Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过...

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1年前更新379次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是否...

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11个月前更新276次阅读

FPGA开发红外热成像仪的基本原理及应用

什么是红外热成像仪？红外热成像仪是一种利用红外辐射检测和成像的设备，可以显示物体的温度分布。它通过捕捉不同温度物体发出的...

FPGA开发红外热成像仪的基本原理及应用-ChipDebug

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串口的RTS和DTR是什么？QT如何控制

一、串口的RTS和DTR是什么？RS-232C接口定义(DB9)1 载波检测 DCD（Data Carrier Detect）2 接收数据 RXD（Received Data）3 发送...

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1年前更新222次阅读

Cadence Allegro PCB设计88问解析(二十九) 之 Allegro中泪滴的使用

通常添加泪滴的目的是：在一些接插器件或者大焊盘的时候，增强信号线与焊盘之间的连接强度，提高可靠性；二是为了保持高速信号的...

Cadence Allegro PCB设计88问解析(二十九) 之 Allegro中泪滴的使用-ChipDebug

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AXI4总线互联模块源码

最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...

FPGA开源项目

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10个月前更新47次阅读

使用LiteX快速创建FPGA SoC工程（5）

本节介绍Platform类在LiteX中的定义，继承关系如下：为某个自定义的板卡创建一个自定义的Platform时，其继承关系如下（以Xilinx7...

使用LiteX快速创建FPGA SoC工程（5）-ChipDebug

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4年前更新39次阅读

PCIe扫盲——Flow Control基础（二）

PCIe 在任何事务层包（TLP）发送之前，PCIe总线必须要先完成Flow Control初始化。当物理层完成链路初始化后，便会将LinkUp信号变为有...

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4年前更新44次阅读

PCIe扫盲——Quality of Service简介

PCIe 前面的文章中介绍过，为了保证视频、音频等数据得到优先传输，PCIe总线实现了一种叫做Quality of Service（QoS）的机制。QoS可以...

PCIe扫盲——Quality of Service简介-ChipDebug

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PCIe扫盲——DLLP（数据链路层包）详解

PCIe 首先说明一下，在本次连载的博文中，DLLP一般指的是由发送端的数据链路层发送，接收端的数据链路层接收的数据包，其和事务层（Tr...

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PCIe扫盲——Ack/Nak 机制详解（一）

PCIe 前面在数据链路层入门的文章中简单地提到过Ack/Nak机制的原理和作用，接下来的两篇文章中将对Ack/Nak机制进行详细地介绍。
Ack/N...

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PCIe扫盲——Ack/Nak 机制详解（二）

PCIe 这一篇文章来简单地分析几个Ack/Nak机制的例子。
Example 1. Example of Ack
Step1 设备A准备依次向设备B发送5个TLP，其对...

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PCIe扫盲——物理层逻辑部分基础（一）

PCIe 首先，回顾一下，之前看了很多遍的PCIe的Layer结构图：PCIe中的物理层主要完成编解码（8b/10b for Gen1&Gen2，128b/130b...

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4年前更新44次阅读

PCIe扫盲——物理层逻辑部分基础（二）

PCIe 上一篇文章中提到了Mux会对来自数据链路层的数据（TLP&DLLP）插入一些控制字符，如下图所示。当然，这些控制字符只用于物理...

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4年前更新35次阅读

PCIe扫盲——物理层逻辑部分基础（三）

PCIe 这一篇文章来继续聊一聊接收端物理层逻辑子层的实现细节。回顾一下之前的那张图片：
其中的一个Lane的具体逻辑如下图所示：
其中...

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4年前更新36次阅读

PCIe扫盲——链路初始化与训练基础（一）

PCIe PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层...

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4年前更新15次阅读

PCIe扫盲——链路初始化与训练基础（二）

PCIe 前面的文章中提到过，Ordered Sets分别有以下几种：TS1 and TS2 Ordered Set (TS1OS/TS2OS)、Electrical Idle Ordered Set (EIOS...

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4年前更新108次阅读

PCIe扫盲——链路初始化与训练基础（三）之LTSSM

PCIe 这一篇文章来简单地介绍一下链路训练状态机（Link Training and Status State Machine，LTSSM），并简要地介绍各个状态的作用和...

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PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

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4年前更新26次阅读

PCIe扫盲——物理层电气部分基础（二）之De-emphasis

PCIe 这一篇文章中，我们主要来聊一聊PCIe中的信号补偿技术（Signal Compensation）——De-emphasis。需要注意的是，Gen1&Gen2与G...

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PCIe扫盲——Lattice ECP3/ECP5 SerDes简介

PCIe FPGA发展到今天，SerDes (Serializer - Deserializer) 基本上是标配了。从PCI到PCI Express，从ATA到SATA，从并行ADC接口到JESD2...

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PCIe扫盲——PCIe错误定义与分类

PCIe 前面的文章提到过，PCI总线中定义两个边带信号（PERR#和SERR#）来处理总线错误。其中PERR#主要对应的是普通数据奇偶校检错误（Pa...

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PCIe扫盲——PCIe错误检测机制

PCIe PCIe总线错误检测囊括了链路（Link）上的错误以及包传递过程中的错误，如下图所示。用户设计的应用程序层中的错误不属于链路传输...

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PCIe扫盲——PCIe错误源详解（一）

PCIe 这篇文章来详细地分析一下各种错误源的产生原理，由于内容较多，因此分为两篇文章。第一篇介绍一下ECRC校检错误和Data Poisoning...

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PCIe扫盲——PCIe错误源详解（二）

PCIe 这篇文章主要介绍事务（Transaction）错误、链路流量控制（Link Flow Control）相关的错误、异常的TLP（Malformed TLP）以及...

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