SOC FPGA论坛首页-ChipDebug-第1038页

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等级-LV2-ChipDebug

6年前发布1次阅读

4.1I:ECS（示意图）-使用迭代实例导致错误：“PIN”“连接到不同宽度的总线”

描述关键字：示意图、捕获、数组、网络、错误、迭代实例、组件数组、ECS、标量紧迫性：标准一般描述：在4.1i中，迭代实例不允许标量网络正确地连接到标量PIN。如果尝试，则报告类似于以下的错误：“错误：PIN”D连接到不同宽度的总线。解决方案迭代实例命名允...

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等级-LV1-ChipDebug

6年前发布3次阅读

我可以在EPM7128A和EPM7256A器件I / O引脚上电之前驱动信号吗？

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等级-LV1-ChipDebug

6年前发布2次阅读

10.1 PlanAhead – 无法在Linux上启动PlanAhead

问题描述关键字：不能，启动，权限解决/修复方法

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等级-LV1-ChipDebug

6个月前更新19次阅读

提问NIOS II 使用Remote Update跳转一直重启

NIOS II 使用Remote Update跳转一直重启-ChipDebug

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等级-LV2-ChipDebug

6年前发布3次阅读

2.1I:定时：4KXL/XLA-VLTEX-MIN定时和温度/电压分配

描述紧迫：热一般描述：何时为VIETEX提供速度文件以用于最小定时和温度和电压的分配？解决方案速度文件将在最新的2.1i服务包中可用：HTTP://Spop.xILIX.COM/Sputp/TekStuff/SWiUpDeSe/

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等级-LV1-ChipDebug

6年前发布13次阅读

为什么PCI Express配置会在Cyclone V GT和ST器件的低温链接培训失败？

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6年前发布20次阅读

警告（272007）：MGL_INTERNAL_WARNING :(参数值不是值列表中预先指定的值之一。）altdpram | READ_DURING_WRITE_MODE_MIXED_PORTS分配的值为CONSTRAINED_DONT_CARE，有效值列表为DONT_CARE | OLD_DATA | NEW_DATA

由于Quartus®II12.0 SP2及更早版本中的问题，如果您的设计包含双端口存储器，您可能会在综合期间看到此警告。还可以为这些存储器生成以下警告： Warning (287001): Assertion warning: MGL_INTERNAL_WARNING: ( The parameter value is not one of the pre-s...

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等级-LV1-ChipDebug

6年前发布7次阅读

3.2 EDK – 当我设置我想要的uart驱动程序级别时，我得到一个“错误：mdt – 没有stdin接口可用于外设my_uart的驱动程序”

问题描述关键字：EDK，3.2，错误，mdt，stdin，接口，级别，可用，驱动程序，外设，uart 解决/修复方法

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等级-LV1-ChipDebug

6年前发布21次阅读

如何解释莱迪思器件上的批次代码/日期代码标记？

除了Lattice Semiconductor徽标和1或2行零件号标记外，所有莱迪思器件都包含批次/日期代码标记。
批/日期代码格式为“AYWWAAXX”：
A =格子内部Alpha代码
Y =检验批编制年份

Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布11次阅读

LogiCORE IP DisplayPort v5.0 – 此答复记录包含LogiCORE IP DisplayPort v5.0的补丁更新

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6年前发布7次阅读

Arria V或Cyclone V器件是否需要关断序列？

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等级-LV1-ChipDebug

6年前发布15次阅读

LogiCORE XAUI v6.0核心 – 错误的CLK_COR_MAX_LAT和CLK_COR_MIN_LAT Virtex-4 GT11属性设置

问题描述 LogiCORE XAUI v6.0 Core对CLK_COR_MAX_LAT和CLK_CORE_MIN_LAT属性的GT11属性设置不正确。这仅影响Virtex-4 GT11属性，而不影响Virtex-II Pro MGT属性。解决/修复方法要解决此问题，请在“transceivers.v（hd）”文件中的四个GT11实例中更改以下属...

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等级-LV2-ChipDebug

6年前发布1次阅读

5.1i核心生成器-“端口不匹配”或“未连接端口”错误报告时，我从3.1i核心发生器导入设计

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6年前发布12次阅读

自Quartus II软件版本8.1发布以来，LVDS SERDES的Stratix III器件时序模型是否已更新？

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6年前发布3次阅读

9.2i EDK，MPMC v3.00b – MPMC无法在双DIMM设置中更正断言CS_n

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等级-LV3-ChipDebug

5个月前更新38次阅读

安路（Anlogic）器件 PLL名词说明及参数详细说明

PLL结构分频器上图中M为反馈分（倍）频器，N为参考时钟分频器，C0 C1 C2 C3 C4 为输出分频器。PFD在PLL中，"PDF" 代表 "Phase De...

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

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等级-LV2-ChipDebug

6年前发布8次阅读

2.1i FPGA编辑器-IOB组件用于探测内部信号不在列表窗口中排序

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等级-LV1-ChipDebug

6年前发布32次阅读

为什么某些Arria 10器件上的部分重配置失败？

由于英特尔®Quartus®Prime软件版本17.1中的问题，为部分重新配置生成的rbf文件无法重新编程低密度Arria®10器件（160k，220k LE）。通过JTAG启动的部分重配置结束时出现超时错误。从SoC器件中的HPS主机启动的部分重新配置挂起和电路板必须重新启动才能恢...

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等级-LV1-ChipDebug

6年前发布14次阅读

nios2-gdb-server或nios2-flash-programmer报告“无法打开输入文件”

在Nios II命令shell中在Windows上运行nios2-gdb-server或nios2-flash-programmer时，您可能会看到类似于以下内容的错误消息： /cygdrive/c/Workspace/HelloWorld/HelloWorld.srec: Unable to open input file 即使文件（例如HelloWorld.srec ）确实存在，也会...

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等级-LV1-ChipDebug

6年前发布26次阅读

Synplify 7.2 – 如何使用泛型/参数（仅限FPGA）指定I / O标准？

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等级-LV1-ChipDebug

6年前发布16次阅读

我可以通过I2C读取POWR1014 / A中的NODES值吗？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布31次阅读

Vivado约束 – 严重警告：[约束18-551]无法找到与提供的重命名条件匹配的自动派生时钟

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等级-LV1-ChipDebug

6年前发布11次阅读

为什么我看到消息“avalon_master.writedata和avl.avl_wdata之间的连接必须是带有UniPHY的DDR2（3）SDRAM控制器的宽度[8,16,32,64,128,256,512,1024]？

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等级-LV1-ChipDebug

6年前发布1次阅读

7.1i SP2，EDK / GNU – 我可以通过GDB重置目标系统吗？

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等级-LV2-ChipDebug

6年前发布35次阅读

4.2i基础逻辑仿真器（Aldec）-功能仿真和硬件工作，但时序仿真显示“？”浅谈波形输出

描述关键词：基础，ALDEC，仿真器，功能，定时，？硬件，SyoPSyS，Express，问号，未知紧迫性：标准一般描述：功能仿真和硬件工作，但在时序仿真中，我看到“？”关于波形输出（s）。追溯未知值的起源，我发现对一个组件的输入是未知的，而驱动输入的组件的输...

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等级-LV1-ChipDebug

6年前发布3次阅读

什么是用于Quartus II软件的出口控制分类号？

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等级-LV1-ChipDebug

6年前发布2次阅读

ISE – / usr / lib64 / kde3 / plugins / styles /中的冲突，插件使用不兼容的Qt库

问题描述在Linux上运行Xilinx工具时，控制台上可能会显示以下消息（或类似信息）： /usr/lib64/kde3/plugins/styles/dotnet.so中的冲突：插件使用不兼容的Qt库！预期构建关键“i686 Linux lin full-config no-opengl”，获得“x86_64 Linux g ++ - 3. * ful...

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等级-LV1-ChipDebug

5个月前发布25次阅读

提问大佬们，怎么实现串口发多个数据，现在只能按键按一下发一个8位数据，怎么按一下发多个8位数据呢

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等级-LV2-ChipDebug

6年前发布9次阅读

FPGA编辑器-宏可以是分级的吗？

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等级-LV1-ChipDebug

6年前发布14次阅读

我可以在Qsys系统中手动实例化Qsys Translator IP吗？

由于Quartus®Prime软件版本16.1及更早版本AXI中的问题，Avalon MM和APB转换器IP在Qsys互连/存储器映射部分下的Quartus Prime软件Qsys IP目录窗口中可见。转换器IP不应手动添加到Qsys系统，Qsys会自动添加它们以生成系统互连。解决/修复方法这个问题将在Qua...

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