SOC FPGA论坛首页-ChipDebug-第18页

SOC FPGA论坛首页-ChipDebug-第18页

等级-LV2-ChipDebug

6年前发布634次阅读

Vivado – 如何定义verilog宏？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布190次阅读

Vivado / PlanAhead – 如果源文件列在PlanAhead层次结构中的Unreferenced文件夹下，这意味着什么？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

1年前更新146次阅读

FPGA学习笔记（混杂）

该帖子内容已隐藏，请登录后查看

登录后继续查看

FPGA常见问题

评分

等级-LV1-ChipDebug

1年前更新81次阅读

Vivado 2019.2 安装教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

Vivado 2019.2 安装教程-ChipDebug

Vivado 2019.2 安装教程-ChipDebug

Vivado 2019.2 安装教程-ChipDebug

+11

Vivado 2019.2 安装教程-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新28次阅读

数字设计相关电子书（补发）

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

1年前更新35次阅读

Altera FPGA／CPLD设计基础篇高级篇(第2版）及光盘下载

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

1年前发布32次阅读

已解决【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？

【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

2年前发布31次阅读

提问verilog inout类型变量多分支赋值问题

在日常设计中常常遇见数据总线连接多个设备，比如数据总线共连接三个设备，在满足条件1时候读写设备1的数据，在满足条件2的时候，读写设备2的数据，在满足条件3时候，读写设备3数据。但是在顶层，如何连接数据总线则成了一个问题。
为了简化例程，我写了两...

FPGA常见问题

评分

等级-LV1-ChipDebug

1年前更新57次阅读

提问关于350MHz高速ADC采样异常的问题。

做了一个基于FPGA高速ADC采集的设计，其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。ADC使用的时钟源是35...

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

1年前发布75次阅读

vivado 自动生成 prj.gen文件有没有办法解决？

大家有没有遇到vivado2020.2编译的时候会在工程目录上一层或者是D盘，E盘这种地方自动生成一个prj.gen文件夹的情况。删了后一旦综合又会钻出来，目前没发现什么解决办法

评分

等级-LV1-ChipDebug

1年前发布45次阅读

已解决关于FPGA的项目求助

我现在要做一个FPGA的项目，课题是有关AI的。具体导师给了一个卷积神经网络的方向。我想问一下AI方面还有什么方向可以做...

FPGA常见问题

评分

等级-LV2-ChipDebug

7年前发布2499次阅读

精怎样在线申请LATTICE FPGA 软件的LICENSE？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

1年前更新54次阅读

免费分享三本FPGA设计CPU的书籍

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新87次阅读

华为 HuaWei Verilog 编码规范.pdf

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

6年前发布178次阅读

原始二进制文件（.rbf）和原始编程数据（.rpd）文件有什么区别？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

1年前更新52次阅读

国外数字FPGA设计书籍免费分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

6年前发布28次阅读

LogiCORE 8b10b编码器v4.0 – Virtex，基于Block RAM在DOUT，DOUT_B和DISPOUT上表现出不正确的行为

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

1年前更新42次阅读

最全的毫米波雷达论文免费分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

2年前更新31次阅读

Lattice推出了基于超低功耗FPGA up5k （iphone手机上曾用）的TinyML开发平台的开源方案

Lattice推出了基于超低功耗（iphone手机上曾用的up5k）FPGA的TinyML开发平台，并且开源了声音和人脸识别的开源方案。视觉、...

Lattice推出了基于超低功耗FPGA up5k （iphone手机上曾用）的TinyML开发平台的开源方案-ChipDebug

Lattice推出了基于超低功耗FPGA up5k （iphone手机上曾用）的TinyML开发平台的开源方案-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

2年前更新41次阅读

基于 FPGA 的头盔式辅助瞄准系统

第一部分设计概述1.1 设计目的该作品的设计灵感来自于科幻电影《星际特工》中的头盔控制攻击系统。在战斗场景中，作战人员通过...

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

+54

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV2-ChipDebug

1年前更新70次阅读

FPGA蜂鸣器实现歌曲《两只老虎》

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

1

等级-LV1-ChipDebug

1年前更新62次阅读

高速串行通信编码8b/10b（二）

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

1年前更新78次阅读

全网最全的 IEEE verilog VDHL 和 system verilog 标准下载

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

6年前发布28次阅读

JESD204 PHY v1.0 – TX_RESET_GT和RX_RESET_GT影响7系列FPGA的Tx和Rx SERDES

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

2年前更新175次阅读

Intel/Altera 系列FPGA简介

概述自从Altera被Intel收购后，似乎放弃了整个中国市场，Altera市场占有率被其他FPGA厂家所侵蚀，国内目前还有一些公司用Altera...

Intel/Altera 系列FPGA简介-ChipDebug

Intel/Altera 系列FPGA简介-ChipDebug

Intel/Altera 系列FPGA简介-ChipDebug

+83

Intel/Altera 系列FPGA简介-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新154次阅读

分享几个FPGA常用接口的动态图

觉得有趣就分享一下。1. SPI传输▲ 图1 SPI 数据传输▲ 图1.2 SPI数据传输（2）▲ 图1.3 SPI时序信号2. I²C传输▲ 图1.2.1 I2C...

分享几个FPGA常用接口的动态图-ChipDebug

分享几个FPGA常用接口的动态图-ChipDebug

分享几个FPGA常用接口的动态图-ChipDebug

分享几个FPGA常用接口的动态图-ChipDebug

FPGA常见问题

1

等级-LV1-ChipDebug

2年前更新5次阅读

80张传感器工作原理动图汇总

80张传感器工作原理动图汇总-ChipDebug

80张传感器工作原理动图汇总-ChipDebug

80张传感器工作原理动图汇总-ChipDebug

+2

80张传感器工作原理动图汇总-ChipDebug

FPGA新闻资讯

评分

黑风寨谢宝庆

等级-LV1-ChipDebug

2年前发布35次阅读

[CPLD]signaltap波形与实际逻辑不相符，怎么办？

请教一个问题，我用的CPLD是altera的max ii；目前的情况是：有7个io引脚，当7个io引脚(data_in)其中任何一个变化的时候要产生一...

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

评分

等级-LV3-ChipDebug

1年前更新115次阅读

FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码

该帖子部分内容已隐藏

FPGA开源项目

评分

等级-LV1-ChipDebug

1年前更新27次阅读

国外FPGA数字电路设计书籍第4期

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

上一页 1…16 171819 20…1056 下一页跳转