SOC FPGA论坛首页-ChipDebug-第23页

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5年前发布148次阅读

Lattice FPGA diamond警告”61031158 WARNING – Ignore located PIO comp”对ddr3初始化是否有影响？

61031158 WARNING - Ignore located PIO comp “em_ddr_data[7]” in PIO PGROUP “PIOauto_BANK_6_VREF”.
这个警告对ddr3有没...

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7个月前更新148次阅读

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍

在前面的文章 FPGA历史及原理简介中我们对FPGA的基本架构作了简单介绍.这里我们将较为详细地介绍EG4的架构,要学好FPGA,必须清...

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6年前发布148次阅读

Vivado综合设计助手 – 帮助综合HDL属性支持 – fsm_encoding，fsm_safe_state，srl_style

描述此答复记录描述了Vivado综合属性fsm_encoding，fsm_safe_state，srl_style，并且还提供了它们的编码示例。编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。注意：每个编码示例都可用于直接创建Vivado项目。请参阅每个...

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5个月前更新148次阅读

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app

开发板购买链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361手机扫码工程文件说明boot.json是启动脚本demo.7...

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app-ChipDebug

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6年前发布148次阅读

ALTERA FPGA软件quartus编译错误“Internal Error: Sub-system:VHDO…”怎么解决？

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5年前发布148次阅读

请教给位大佬，怎么实现两个数据信号的优先级控制

本人是新手，最近在和老师做一个有关FPGA的项目，用的是正点原子的板子,Quartus||的开发环境，目前遇到困难，就是有两个信号uart_en_1和uart_en_2，两个信号基本同时发出，想实现让模块先响应uart_en_1后，再响应uart_en_2。

FPGA常见问题

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4年前发布148次阅读

设计一个CPU大概需要多少逻辑门?

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7年前发布147次阅读

请教大家LATTICE ICE系列FPGA的开发工具iCEcube2 如何使用自带的IP？

各位，iCEcube2 如何使用自带的IP？有没有操作手册或者截图什么的发我一下，谢谢！

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7年前发布147次阅读

LATTICE FPGA的DDR3 IP core 可不可以使用93.75M时钟？

请问DDR的ip core中，有个接口时钟频率的选项，可选的时钟范围为100~400MHZ，但是我实际的接口时钟并没有那么高，只有93.75M，这种情况会不会影响DDR ip core的使用？换个角度说，如果接口时钟达不到DDR ip core要求的时钟，该如何处理？

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你在IPCORE的配置界面设置为100m，然后实际用90m的时钟没有问题。

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5年前发布147次阅读

Hard-DPHY可以接收没有MIPI协议的SLVS 200信号吗？

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6年前发布147次阅读

LogiCORE IP视频屏幕显示（OSD） – 发行说明和已知问题

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5年前发布147次阅读

为什么无法使用LATTICE DIAMOND 自带的仿真软件仿真？

为什么仿真时出现这个？lisence也是从官网下的啊？软件重装了还是这个错误，就是仿真不了。麻烦指点一下，谢谢！

为什么无法使用LATTICE DIAMOND 自带的仿真软件仿真？-ChipDebug

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1年前更新146次阅读

FPGA学习笔记（混杂）

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4个月前更新146次阅读

TD软件安装及AL-Link驱动安装常见问题

安装TD_64bit失败 Microsoft Visual C++ 2015 Redistributable(x64) 的解决方案安装TD4 缺少msvcr100.dll64bit系统安装安路anlogic usb cable下载器驱动失败解决方案.docx打开TD出现0xc000007b的解决方案.docx

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7年前发布146次阅读

用LATTICE FPGA ECP5的SERDERS来做HDMI接口合适吗？

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5年前发布146次阅读

【转载】如何将VHDL转化为Verilog以及进行VHDL和verilog的混合仿真

如果说到“最受欢迎的数字RTL设计语言”，大部分来自北美的公司都会选择Verilog，而欧洲的同僚们都会支持VHDL。个人来说，我对Ve...

【转载】如何将VHDL转化为Verilog以及进行VHDL和verilog的混合仿真-ChipDebug

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2年前更新146次阅读

Verilog非阻塞赋值添加#1延迟设计讨论

导言：
在进入文章前，先看一段代码如下，这段代码是上次发的IIC的IP核中的一段。
// generate clk enable signal
always @(posedge clk or negedge nReset)

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7个月前发布146次阅读

已解决reveal inserter使用异常问题

it文件绝对烧录进板子了，但是使用reveal 时。debug device：已经搜索到了，就是没办法选择。提示：please check cable connect...

reveal inserter使用异常问题-ChipDebug

reveal inserter使用异常问题-ChipDebug

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4年前发布146次阅读

自己动手搭建一个简单的数字图像处理FPGA仿真系统

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7年前发布145次阅读

1080p,24bit, 60fps的图像实现横屏转竖屏可以用XC6SLX16或者ECP5-25外挂一片16bit的DDR3吗？

最近做一个案子需要实现1920*1080p,24位色，60帧的横屏转竖屏，打算使用XILNIX的sparnt6 LX16或者LATTICE的ECP5-25来做，请问有没有人做过这种转换，这个方案是否可行？

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1年前发布145次阅读

提问Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？

（[Synth 8-502] non-constant real-valued expression is not supported ）这是报错类型，百度上找不到方法解决。
后来删掉又仿...

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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6年前发布145次阅读

如何转储或导出ChipScope ILA捕获的数据以及支持的格式是什么？

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6年前发布145次阅读

lattice的FIFO full信号好像是有bug？既空又满。

lattice的FIFO full信号好像是有bug对不？好像遇到几次了既空又满我遇到过几次，复位之后full信号一直拉高，还出现过空满同时有效？ Ecp3的器件。

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7年前发布145次阅读

FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。

如下图，FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。不是应该悬空或者接地吗？

FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。-ChipDebug

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7年前发布145次阅读

lattice FPGA 下载器的线序是怎样的？

lattice FPGA 下载器的线序是怎样的？有没有烧写插座的封装尺寸。JTAG口我是按照XILINX画的。

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6年前发布145次阅读

Vivado约束 – 使用综合后OOC DCP时，有关Constraint范围方法的有用信息

描述如果我使用综合后OOC DCP而不是IP XCI或子模块的源代码，我该如何处理范围限制？解 DCP文件包含网表文件和约束。在使用IP OOC DCP而不是XCI的情况下： IP DCP包含IP约束。在项目中使用XCI时，该工具会自动使用输出产品中的本机IP XDC，但不会使用DCP中...

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5年前发布145次阅读

sspi加载ecp5或者ECP3

各位大神有没有弄过通过SSPI模式给FPGA加载程序的，现在我感觉没什么问题但是第一步读取FPGA id没有任何返回，想请教一下有经验的人啊

Lattice-莱迪斯

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5年前发布145次阅读

怎么将这10bit数据弄到写fifo中，然后再读这个fifo的时候转成128bit呢？

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6年前发布145次阅读

运行Diamond 3.1 Translate Design出现 “there is no active CLK. ” 错误怎么解决？

在Diamond 3.1运行过程中出现了如下问题，在Spreadsheet View界面中有两个信号显示unconnected，运行Diamond 3.1 Translate Desi...

运行Diamond 3.1 Translate Design出现 "there is no active CLK. " 错误怎么解决？-ChipDebug

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7年前发布145次阅读

谁有最新的LATTICE DIAMOND的LICENSE？

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Lattice-莱迪斯

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