SOC FPGA论坛首页-ChipDebug-第29页

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2年前发布77次阅读

stm32 与 EF2L15LG100B 联合

这个板子的芯片EF2L15LG100B哪些引脚可以用于fpga 与 stm 32 的spi通信，目前正在画电路板，这个芯片好多真假差分对是什么可以使用吗？

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2年前发布32次阅读

如何利用anlogic TD实现引脚绑定？

同标题，请大侠指点？或者哪里有教程请告知，谢谢。

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2年前更新177次阅读

安路（Anlogic）FPGA开发工具中EF2器件两种主要的程序烧写方式说明

问题起因于此。因为EF2是基于SRAM LUT架构的FPGA，而且内部自带FLASH，因此它有两种基本的烧录方式：一种是烧录SRAM，这种方式掉...

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2年前更新180次阅读

安路Anlogic FPGA复用PROGRAMN、INITN、DONE、TCK TMS TDI TDO为GPIO的方法。

为什么我写了一个电灯程序，引脚配置的时候不能选择81脚，烧进去而且其他三个led也没有效果？
论坛里面有坛友问了这么一个问题
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2年前更新981次阅读

Potato Pie 核心板、经济版安路下载器Anlogic Usb Cable的驱动安装教程

Potato Pie V1.0 V2.0的板载驱动器、经济版安路下载器其实都是安路的USB Cable V1.0下载器，也就是常说的低速版下载器，都需要安...

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2年前更新162次阅读

ICMaker免费赠送国产FPGA IC样片活动第一期

【感谢各位坛友，本期截止2023/08/12已送完，Potato Pie V3.0即将推出，Potato Pie V2.0未用完的尾料EF2L15LG100B将在Potato Pie...

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8个月前更新3143次阅读

安路FPGA开发板核心板 Potato Pie V2.1 软件及资料更新帖（2023/10/15）

开发板介绍安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！购买链接： https://item.taobao.com/item.htm?spm=a230r....

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安路FPGA开发板核心板 Potato Pie V2.1 软件及资料更新帖（2023/10/15）-ChipDebug

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这个串口实验对时序要求比较高，我首先测了一下内部晶振，改了一下频率参量，终于成功了

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2年前更新70次阅读

Vivado、Modelsim、Matlab软件下载

vivado、modelsim、matlab等开发软件。为方便大家下载，现将百度网盘连接附录如下：Vivado2018.3:链接：https://pan.baidu.com/s/1R1U43H95sCoOGkZwvChYowMatlab R2022b( Win-64):链接：https://pan.baidu.com/s/1z9qfPpmpDcf3yDnyyqwn-AModelsim10.6d-se:链...

FPGA CPLD资料源码分享

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2年前更新578次阅读

安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！

专为在校学生和创客设计，为普及国产FPGA献一份力！
做工小巧，可随身携带，紫色大气上档次，USB typeC 接口，开发板自带下载器...

安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！-ChipDebug

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1年前更新390次阅读

ICMaker 的 LATTICE HW-USBN-2B 下载器软件使用教程（工具资料免费下载）

Lattice下载器高速编程器HW-USBN-2B fpga仿真器ispdown烧录器https://item.taobao.com/item.htm?id=707423326820 JTAG速度支持30...

ICMaker 的 LATTICE HW-USBN-2B 下载器软件使用教程（工具资料免费下载）-ChipDebug

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Lattice-莱迪斯

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一只小菜鸡

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2年前发布28次阅读

lattice radiant certus-pro NX 系列SDI IP core

certus-pro NX 系列，所使用的为PNX100 ，主要实现的功能是将SDI 解析后转换位标准的BT1120外同步时序，送到cross-link系列NX17内部，NX17使用D-PHY ip core将SDI数据发送给高通。
但是出现一个很奇怪的现象，程序没有烧到外部flash时，工作正常，固化到外部f...

Lattice-莱迪斯

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2年前发布63次阅读

EF2/EF3 器件设置FPGA I/O 引脚在配置阶段状态的HSWAPEN这个值怎么改？

请问下，有没有人知道文档中这个地方描述的用于设置IO在配置阶段状态的HSWAPEN在哪里设置？

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2年前发布29次阅读

如何将自定义AXI设备的端口设为中断？

一般情况下AXI的端口就是普通IO口，没办法用来触发PS的中断，要保证petalinux可以正确分配中断，需要在IP Packaging 的Prots and...

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2年前发布137次阅读

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？

最近在项目中需要连接多个自定义AXI设备，发现没办法将多个中断都连接到IRQ_F2P上，后来查阅资料发现要这么做：1.在 Processor S...

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？-ChipDebug

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2年前更新59次阅读

开发者分享｜如何使用AMD Xilinx的PCIE IP来产生读写请求

本文来自AMD XILINX 工程师 Fancheng Meng
仿真与实际应用场景的差别
通常我们都会用Modelsim、Questa等工具对工程进行仿真验...

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2年前更新116次阅读

开源新品，最便宜的安路开发板PotatoPie来了

不要88，只要68包邮，还板载下载器，typeC接口。淘宝链接：https://item.taobao.com/item.htm?ft=t&id=712956051821

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2年前更新55次阅读

如何通过shell操作ZYNQ的GPIO？

GPIO 与 ZYNQ 和 PetaLinux使用 PetaLinux 访问 GPIO 控制器非常简单，但您需要了解一些技巧。定位 GPIO 控制器在我使用的示例 FPGA 中，可编程逻辑中有两个 GPIO 控制器。它们位于地址 0x4120_0000 和 0x4121_0000。如果您查看pl.dtsiPetaLinux 项目中的文件...

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2年前更新117次阅读

时钟资源（3）：Versal ACAP

全局时钟管脚Versal是基于7nm工艺制程的芯片，和UltraScale一样，其内部被分割为矩阵形式的时钟区域（CR，Clock Region）。不同...

时钟资源（3）：Versal ACAP-ChipDebug

时钟资源（3）：Versal ACAP-ChipDebug

时钟资源（3）：Versal ACAP-ChipDebug

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2年前发布29次阅读

视频显示求助

请问在边框出出现这种没有像素信息的间隙具体是什么原因呢，上下左右边框都出现过，我猜测可能是行场同步信号的问题，但是不清楚...

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FPGA常见问题

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2年前发布60次阅读

xpm fifo的empty一直为1怎么解决

使用了xpm的同步fifo，almost_empty已经在写入后由1变为0，但empty没有，直接用ip核也可以正常，是哪里出错了仿真和代码：module...

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2年前发布55次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

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超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

FPGA常见问题

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2年前更新158次阅读

FPGA学习笔记（混杂）

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2年前发布58次阅读

RS232（RS485）串口的接收

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FPGA常见问题

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2年前更新479次阅读

时钟资源（2）：UltraScale/UltraScale+ FPGA

UltraScale是基于20nm工艺制程的FPGA，而UltraScale+则是基于16nm工艺制程的FPGA。尽管两者工艺制程不同，但内部结构是一致的。...

时钟资源（2）：UltraScale/UltraScale+ FPGA-ChipDebug

时钟资源（2）：UltraScale/UltraScale+ FPGA-ChipDebug

时钟资源（2）：UltraScale/UltraScale+ FPGA-ChipDebug

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时钟资源（2）：UltraScale/UltraScale+ FPGA-ChipDebug

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9个月前更新257次阅读

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Vivado 用户指南：逻辑仿真

仿真是在软件环境内对真实的设计行为进行仿真的进程。仿真有助于通过注入激励并观察设计输出来验证设计的功能。本章提供了仿真进...

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2年前更新9次阅读

AMD 推出 Versal Premium 系列 VPK180 评估套件

Eric Nguyen
Versal 自适应 SoC 评估套件产品营销经理
AMD 宣布推出 Versal™ Premium 系列 VPK180 评估套件，通过使用 112G PAM...

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AMD 推出 Versal Premium 系列 VPK180 评估套件-ChipDebug

AMD 推出 Versal Premium 系列 VPK180 评估套件-ChipDebug

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2年前更新42次阅读

谈谈赛灵思的局部重配置技术（Partial Reconfiguration）

这里提到的局部重配置技术（Partial Reconfiguration）是现场可编程门阵列（呵呵，就是FPGA了）器件中的一部分。指的是在FPGA其他部分还在正常运行的情况下对其局部进行的重新配置。
众所周知，硬件也可以像软件一样做模块化的设计。比如使用HDL在FPGA器件...

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2年前更新14次阅读

LATTICE 5G+网络基础设施的安全性和同步FPGA解决方案

如今我们可以看到5G开放式无线接入网络（ORAN）正改变着蜂窝和移动网络的格局。具体而言，RAN架构的开放、解聚和虚拟化促使移动网络基础设施发生了重大变化。传统RAN网络的许多功能面临软硬件解耦。这种趋势为网络部署带来了灵活性和更多创新，还可以混用来自...

Lattice-莱迪斯

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2年前更新61次阅读

FPGA英文电子书（补发）

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