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xiemenga11
3年前更新
131次阅读
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基于pango的点歌台设计
摘要
点歌台是一种可以点播歌曲的设备，通常在娱乐场所如KTV、酒吧、派对等地方使用。它可以让用户在播放音乐的同时，选择他...
+20
Pangomicro紫光同创
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willansb502
3年前更新
152次阅读
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使用 Verilator 进行 Verilog Lint
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...
FPGA常见问题
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约好
3年前发布
39次阅读
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提问
求助我的EMIO以及MIO都无法成功控制LED
首先面对的问题就是一直没搞懂EMIO定义它的引脚的时候怎么判断那个EMIO引脚在前那个在后，就比如下面这个54，55，56应该怎么分配...
Xilinx-AMD
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ICMaker
3年前发布
1731次阅读
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安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程
添加仿真库
以 AL3_10 器件为例， TD 软件自带有仿真模型，并可在 modelsim 进行编译，步骤如下：1. 在 modelsim 的安装目录下，...
+13
Anlogic-安路
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ICMaker
3年前更新
141次阅读
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安路TangDynasty(TD)快速验证管脚好坏或焊接是否异常的工具I/O State Editor
这个功能其实就是是JTAG的边界扫描功能，可以用来快速判断管脚本身的好坏。
I/O State Editor 工具可以通过 JTAG 边界扫描指...
+3
Anlogic-安路
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ICMaker
3年前更新
72次阅读
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安路TangDynasty(TD)不重新编译不改变现有设计查看内部信号的工具ChipProbe
在有些情况下重新编译或者加入chipwatch后故障就消失了，这个时候很难debug，或者工程很大编译一次要几个小时，这些情况下就可以...
+4
Anlogic-安路
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ICMaker
3年前更新
172次阅读
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安路TangDynasty(TD)无需编译修改BRAM数据的工具BramEditor
用户可以使用 BramEditor 从芯片中的 RAM 读取数据，并可对这些数据进行修改，修改后写进芯片，即可看到改动效果。1. 展开 Tools...
+13
Anlogic-安路
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ICMaker
3年前更新
67次阅读
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安路TangDynasty(TD)中内嵌逻辑分析仪ChipWatcher 的菊花链多芯片级联功能
ChipWatcher 现支持多个芯片级联操作，可实现对每个芯片分别进行波形查看。 要
对多个芯片级联中的某一个芯片进行波形查看时，首...
Anlogic-安路
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ICMaker
3年前更新
117次阅读
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安路TangDynasty(TD)在没有工程的情况下使用 ChipWatcher
在没有工程的前提下，依然可以使用 ChipWatcher 打开已存在的 cwc 文件进行波形查看。需要注意以下几点：1. 需要保证 ChipWatche...
+1
Anlogic-安路
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ICMaker
3年前更新
1681次阅读
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安路TangDynasty(TD)中使用内部逻辑分析仪ChipWatcher
ChipWatcher 是安路的内嵌逻辑分析仪，类似于quartus的signalTap, Xilinx Vivado的Integrated Logic Analyzer (ILA), Lattice Di...
+31
Anlogic-安路
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ICMaker
3年前更新
2189次阅读
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安路TangDynasty(TD)中进行时序约束的两种方法
GUI界面设置时序约束
GUI界面约束方法相对较易入门，但相比于后面提到的文本约束方法而言不够灵活，功能也不够强大。
有两种方式...
+28
Anlogic-安路
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ICMaker
3年前发布
210次阅读
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安路TangDynasty(TD)创建和使用ADC IP模块
Eagle 系列内嵌有一个 8 通道的 12 位 1MSPS ADC，位于芯片的 BANK8。 ADC 模块需要独立的 3.3V 模拟工作电压和模拟地以及一个独...
+2
Anlogic-安路
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Randal
2年前更新
488次阅读
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FPGA开源项目 – USB3.0回环传输测试
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FPGA开源项目
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ICMaker
3年前更新
3416次阅读
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安路TangDynasty(TD)进行IO约束管脚锁定的两种方法
GUI界面约束方法
界面约束方法易上手，但效率较低。有两种方式可以打开设置 IO 约束的界面：（必须完成 Syn Opt 的 Read Desi...
+19
Anlogic-安路
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ICMaker
3年前更新
1020次阅读
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安路TangDynasty(TD)创建PLL锁相环示例
以 PH1A100SFG676为例，其它器件类似 ， PH1A100SFG676 器件提供了 20 个 PLL，可以实现高性能的时钟管理功能，同时适用于各种...
+8
Anlogic-安路
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ICMaker
3年前更新
974次阅读
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安路TangDynasty(TD)配置生成创建IP的方法
IP 生成器是一个创建 IP 核的图形交互设计界面。 用户可以在 IP 生成器中对所选 IP进行配置， 并自动生成相应的 IP 模块。目前支...
+5
Anlogic-安路
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ICMaker
3年前发布
718次阅读
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安路TangDynasty(TD)源文件管理
新建文件
1. Source → New Source
2. 选择生成文件的类型： Verilog, System Verilog, VHDL, VHDL Package, MIF,Verilog Test...
+25
Anlogic-安路
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ICMaker
3年前更新
303次阅读
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安路TangDynasty(TD)导出 tcl 脚本
软件支持使用 tcl 脚本运行 Flow，可减少用户界面操作。工程运行 flow 后会自动生成 prj_name_Runs 文件夹， 默认包含 syn_1 和 ...
+2
Anlogic-安路
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ICMaker
3年前更新
903次阅读
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安路TangDynasty(TD)的工程创建和管理
创建新项目：
1. 选择 Project → New Project... 此时会弹出新项目对话框2. 指定所创建项目的存储路径并输入项目名称3. 选择 De...
+16
Anlogic-安路
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ICMaker
3年前更新
115次阅读
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安路TangDynasty(TD)的安装注意事项
软件要求
TD对于 Linux 系统，软件运行的操作系统要求： Red Hat Enterprise 6.0 及以上版本对于 Windows 系统，软件运行的操作系统要求： Windows 7 Service Pack 1 及以上版本
硬件要求
用户的计算机硬件需要以下配置： 处理器： 2GHz 以上 内存...
Anlogic-安路
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ICMaker
3年前更新
546次阅读
关注
安路TangDynasty(TD)中如何生成自定义IP？
在 FPGA 的设计过程中， 用户若不愿让第三方看到自己的源代码，可以对设计的源代码实施保护措施，即将源代码单独做成一个 IP 模...
+2
Anlogic-安路
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diwhy6
3年前发布
81次阅读
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提问
关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题
公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...
Altera-Intel
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tststs
3年前发布
121次阅读
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提问
工程添加调试文件.rvl后，在translate design步骤报错：logical block ” with type ” is unexpanded。
请教各位一个问题，lattice diamond3.12工程中添加.rvl调试文件后，在translate design步骤报错，logical block '' with type '' is unexpanded。用LSE综合可以通过，用synplify pro就会报错，这是什么原因？
Lattice-莱迪斯
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约好
3年前发布
300次阅读
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已解决
新人入坑SDK开发，hello world程序在终端中没有打印任何信息
用的是zybo-z7的芯片，在设计过程中也很奇怪，会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...
+2
Xilinx-AMD
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Harman
3年前更新
57次阅读
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AIE(14)—AI Engine API简介
起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...
Xilinx-AMD
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Harman
3年前更新
53次阅读
关注
AIE(13)—标量/向量处理单元
AI Engine包含一个标量处理单元和一个向量处理单元。其中标量处理单元用于程序控制（分支，比较）、标量数学运算、非线性函数和...
+1
Xilinx-AMD
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Harman
3年前更新
185次阅读
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AIE(12)—AI Engine架构概览
AI Engine阵列是由一系列的AI EngineTile构成。每个AI Engine Tile包含一个AI Engine，一个存储单元和一个互连单元，如下图所示...
Xilinx-AMD
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Harman
3年前更新
51次阅读
关注
AIE(11)—评估graph性能
评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。有三种方法可以评估graph的性能。...
+4
Xilinx-AMD
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Harman
3年前更新
52次阅读
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AIE(10)—使用Trace View
对Kernel进行性能分析需要对其进行仿真，同时还要用到Vitis Analyzer。为便于说明，我们以一个简单的Vitis工程为例。这个工程中...
+6
Xilinx-AMD
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Harman
3年前更新
59次阅读
关注
AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）
之前的文章里，我们创建的Vitis工程都只包含AIE domain，但实际上使用Versal时，极有可能三个domain都会使用。这篇文章我们将介...
+10
Xilinx-AMD
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