SOC FPGA论坛首页-ChipDebug-第28页

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等级-LV3-ChipDebug

2年前更新556次阅读

AL-link 下载器固件更新工具V1.0 发布

为了给大家提供更好更快的安路下载器，ICMaker一直都在尽可能提升下载器的速度和稳定性，所以在不断迭代，充分考虑老用户的升级...

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

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等级-LV2-ChipDebug

11个月前更新116次阅读

使用LiteX快速创建FPGA SoC工程（4）

本节主要说明的如何使用LiteX描述自己的开发板。一、Platform文件和Target文件对于一个传统的FPGA工程，我们除了需要提供编写的R...

使用LiteX快速创建FPGA SoC工程（4）-ChipDebug

使用LiteX快速创建FPGA SoC工程（4）-ChipDebug

使用LiteX快速创建FPGA SoC工程（4）-ChipDebug

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使用LiteX快速创建FPGA SoC工程（4）-ChipDebug

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等级-LV1-ChipDebug

3年前更新67次阅读

SPI总线传输的4种模式

SPI是经常用，SPI的模式却是经常忘，作个记录。载自网络。
概述
在芯片的资料上，有两个非常特殊的寄存器配置位，分别是 CPOL （...

SPI总线传输的4种模式-ChipDebug

SPI总线传输的4种模式-ChipDebug

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SPI总线传输的4种模式-ChipDebug

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等级-LV1-ChipDebug

3年前发布31次阅读

已解决求问quartus Ⅱ下载相关问题

请问安装quartus Ⅱ 为啥只显示这些
好像没显示全。

求问quartus Ⅱ下载相关问题-ChipDebug

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等级-LV1-ChipDebug

3年前发布88次阅读

有没有遇到ZYNQ PS调试很不稳定的

如题，尤其是大工程的调试后期简直地狱。下载，调试，单步等基本操作的成功率很低，经常无法下载或者进入调试，不知是环境的问题还是下载器的问题。
芯片为ZYNQ 7Z020,Vitisv版本为2023.1,下载器为Cable。

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等级-LV1-ChipDebug

3年前发布88次阅读

求助：请问有靠谱的FPGA芯片维修厂家吗

购买的黑金核心板板载的FPGA芯片坏了，请问有靠谱的维修厂家可以修理吗

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等级-LV2-ChipDebug

3年前更新60次阅读

经过BUFGMUX的时钟该如何约束

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...

经过BUFGMUX的时钟该如何约束-ChipDebug

FPGA常见问题

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卑微打工仔

等级-LV1-ChipDebug

3年前发布167次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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等级-LV1-ChipDebug

3年前更新174次阅读

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！

在当今快速发展的数字化世界中，时间同步已成为确保网络系统高效运行的关键技术。1588v2协议，全称为IEEE 1588-2008标准，是实现...

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

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比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

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等级-LV1-ChipDebug

3年前更新357次阅读

VS Code+Verilog实现快乐编程

0.前言
进入大二下学期，电脑软件喜加一。无论是四节连上、教室未知的课程安排，还是微信群里一遍又一遍的@所有人，都暗示着我们...

VS Code+Verilog实现快乐编程-ChipDebug

VS Code+Verilog实现快乐编程-ChipDebug

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等级-LV1-ChipDebug

3年前更新111次阅读

Vivado 约束 – 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？
当默认的最差要求基于源时钟和目标时钟之间的波...

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？-ChipDebug

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？-ChipDebug

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？-ChipDebug

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等级-LV1-ChipDebug

3年前更新52次阅读

已解决安路EF2L15开发板时钟问题

版主你好，我购买了安路EF2L15核心开发板，原理图发现只有一个时钟CLK_5M，但这个时钟不能作为锁相环输入，这个的确只有5MHZ吗？

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等级-LV1-ChipDebug

3年前发布95次阅读

提问FIFO读写问题

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

FPGA常见问题

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等级-LV3-ChipDebug

3年前更新52次阅读

分享个基于安路EG4 FPGA的HDMI氛围灯资源

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等级-LV3-ChipDebug

3年前发布29次阅读

分享个逻辑分析仪前端电路

分享个逻辑分析仪前端电路-ChipDebug

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等级-LV3-ChipDebug

3年前更新85次阅读

已解决两个ADC怎么同时使用？硬件怎么配置呢？

有买了板子的朋友问到EF2如何同时使用两个ADC，客服确实不清楚，我这里给大家作一下解答。
首先参见这个帖子https://chipdebug.c...

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

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等级-LV1-ChipDebug

3年前更新40次阅读

莱迪思不断快速扩展产品组合，开启下一个创新时代

全新推出莱迪思Avant-G和Avant-X中端FPGA、专用解决方案集合和软件更新
在今天的莱迪思开发者大会上，莱迪思半导体宣布继续扩展其产品线，推出了多款全新硬件和软件解决方案更新。莱迪思推出了两款基于屡获殊荣的莱迪思Avant™中端平台打造的全新创新中端FPGA...

Lattice-莱迪斯

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等级-LV1-ChipDebug

3年前发布58次阅读

提问使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。

在使用安路FPGA时，使用Chipwatcher进行抓波形的时候，其波形与代码逻辑不符，如图，其中代码逻辑为shift_r={shift_r[9:0], shif...

使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。-ChipDebug

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等级-LV1-ChipDebug

3年前发布62次阅读

提问Vivado的RS Decoder IP核问题

使用Vivado的RS译码IP进行译码时，校验数据出现了数据的前面16位，然后数据后移了16位，请问解决方案！输入数据全是8‘d49，编码...

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

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等级-LV3-ChipDebug

3年前更新112次阅读

已解决为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低

有个坛友在别的帖子的回复里问问题，我也不知道为啥就是不能再开一帖，莫非是网站的UI设计不合理，导致大家很难找到发帖按钮...

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

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等级-LV4-ChipDebug

3年前更新205次阅读

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件

By: James Karp, Michael Hart, and Tc Chai
半导体行业的规模化趋势（称为“摩尔定律”）会导致集成电路组件级静电放电 (ESD) ...

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件-ChipDebug

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件-ChipDebug

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等级-LV1-ChipDebug

3年前更新44次阅读

单独使用modelsim仿真xilinx

如何使用modelsim仿真xilinx 直接在modelsim软件内执行.do文件进行仿真，不通过vivado调用modelsim，vivado仅用于生成IP核。 1....

单独使用modelsim仿真xilinx-ChipDebug

单独使用modelsim仿真xilinx-ChipDebug

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等级-LV1-ChipDebug

3年前更新1427次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

FPGA常见问题

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等级-LV1-ChipDebug

3年前更新156次阅读

【FPGA图像处理实战】- RGB与HSV互转

HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新139次阅读

光刻机行业报告2023

转自网络，报告来源：中泰电子团队

光刻机行业报告2023-ChipDebug

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FPGA新闻资讯

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等级-LV2-ChipDebug

3年前更新303次阅读

精set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

set_output_delay如何约束？-ChipDebug

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FPGA常见问题

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等级-LV2-ChipDebug

3年前更新224次阅读

精set_input_delay如何约束？

首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...

set_input_delay如何约束？-ChipDebug

set_input_delay如何约束？-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前发布35次阅读

TD软件编译RTL的时候显示变量被mutidrive，有办法通过编译吗

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等级-LV4-ChipDebug

3年前更新123次阅读

一个硬件工程师说：RF 数据转换器软件驱动真的很简单！

转自Xilinx 官微
在我的职业生涯中，我一直从事模拟和混合信号系统、FPGA 架构、I/O 和信号完整性方面的工作。所以我真的...

一个硬件工程师说：RF 数据转换器软件驱动真的很简单！-ChipDebug

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等级-LV1-ChipDebug

3年前更新92次阅读

技术货：傅立叶分析和小波分析之间的关系？（通俗讲解）

从傅里叶变换到小波变换，并不是一个完全抽象的东西，完全可以讲得很形象。小波变换有着明确的物理意义，如果我们从它的提出时所...

技术货：傅立叶分析和小波分析之间的关系？（通俗讲解）-ChipDebug

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