SOC FPGA论坛首页-ChipDebug-第30页

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等级-LV3-ChipDebug

3年前更新172次阅读

ICMaker 的 LATTICE HW-USBN-2B 下载器驱动安装教程

首先安装网盘里面的programmer软件，百度网盘中软件在这里
我们自有网盘中的软件在这里。
安装完成之后在软件的安路目录下找到如...

ICMaker 的 LATTICE HW-USBN-2B 下载器驱动安装教程-ChipDebug

ICMaker 的 LATTICE HW-USBN-2B 下载器驱动安装教程-ChipDebug

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Lattice-莱迪斯

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等级-LV1-ChipDebug

3年前发布194次阅读

提问Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？

（[Synth 8-502] non-constant real-valued expression is not supported ）这是报错类型，百度上找不到方法解决。
后来删掉又仿...

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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等级-LV4-ChipDebug

3年前发布80次阅读

Lattice ECP5U85F芯片晶中国产版5085芯片烧写注意事项

ECP5U85F bit 文件与5085兼容性操作
虽然晶中的芯片确实与LATTICE的芯片是同宗同源（买的lattice的裸片自己回来封的），软件和代码甚至固件都可以直接用LATTICE的，但是在烧写方面还是与进口的LATTICE芯片有差异，下面是注意事项。
由于烧写工具会在Verify...

Lattice-莱迪斯

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等级-LV1-ChipDebug

3年前更新622次阅读

提问vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library ‘secureip’界面

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面，请问大家有没有遇到同样的问题？

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面-ChipDebug

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等级-LV3-ChipDebug

3年前更新17次阅读

TD5.6.3 chipwatch(CWC) 逻辑端源代码

含两个版本， verilog 和 sv版。

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等级-LV2-ChipDebug

3年前更新745次阅读

精通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享

感谢安路技术交流群里的FPGA小99的分享，挣点积分换资源咯。目录EF2/3 嵌入式升级FAQEF2/3 - 15/25/45支持的升级接口从串模式JTA...

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

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等级-LV1-ChipDebug

3年前发布117次阅读

已解决IO Constraint双击打不开

IDE已经重装过，IO Constraint双击打不开，但是会出现右下角这个标红的窗口，这个窗口点击的话显示不了。请问这是怎么回事？

IO Constraint双击打不开-ChipDebug

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等级-LV1-ChipDebug

3年前发布77次阅读

为什么我的IO Constraint双击不出现IO配置窗口

我双击这个IO Constraint不能弹出IO配置窗口，菜单Tools下的IO Constraint也不行，请问这是为什么？

为什么我的IO Constraint双击不出现IO配置窗口-ChipDebug

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3年前更新717次阅读

vivado软件无法连接下载器或下载失败解决方案

1、Xilinx HS3 高速下载器可以通过如下链接购买https://item.taobao.com/item.htm?spm=a21n57.1.0.0.7f83523c7ugRiu&id=7069...

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等级-LV3-ChipDebug

2年前更新212次阅读

Win7安装安路AL-Link下载器驱动提示“无法验驱动程序数字签名”代码52怎么办？

有些Win7系统在安装18年后的驱动时，设备管理器显示黄色感叹号，并提示“无法验证此设备所需的驱动程序的数字签名，代码52”，是...

Win7安装安路AL-Link下载器驱动提示“无法验驱动程序数字签名”代码52怎么办？-ChipDebug

Win7安装安路AL-Link下载器驱动提示“无法验驱动程序数字签名”代码52怎么办？-ChipDebug

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等级-LV4-ChipDebug

3年前更新89次阅读

安路TangDynasty(TD) 工具设置多个ADC或者SDC约束文件的办法

先在Constraint点击右键创建多个约束组
然后分别在每个约束组中添加约束文件
然后右键选择要激活的选项

安路TangDynasty(TD) 工具设置多个ADC或者SDC约束文件的办法-ChipDebug

安路TangDynasty(TD) 工具设置多个ADC或者SDC约束文件的办法-ChipDebug

安路TangDynasty(TD) 工具设置多个ADC或者SDC约束文件的办法-ChipDebug

安路TangDynasty(TD) 工具设置多个ADC或者SDC约束文件的办法-ChipDebug

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等级-LV1-ChipDebug

3年前发布11次阅读

A7中芯片中的内置的ADC模块如何关闭

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3年前发布41次阅读

demo14_test_uart这个例程回读错误

发送18，收到08，有这个例程的说明吗？多谢！

demo14_test_uart这个例程回读错误-ChipDebug

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等级-LV3-ChipDebug

3年前更新178次阅读

CY7C68013 Slave FIFO FPGA 操作时序

信号简介
IFCLK 可以是外部时钟也可以是68013提供的时钟，对于FPGA采用外部时钟时更方便。
FLAGA 68013的FIFO的水线指示位，这个...

CY7C68013 Slave FIFO FPGA 操作时序-ChipDebug

CY7C68013 Slave FIFO FPGA 操作时序-ChipDebug

CY7C68013 Slave FIFO FPGA 操作时序-ChipDebug

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CY7C68013 Slave FIFO FPGA 操作时序-ChipDebug

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等级-LV3-ChipDebug

3年前更新239次阅读

安路TangDynasty(TD) 扩展功能之位流加密（EF Encrypt）

对于 EF2 和 EF3 系列器件， TD 软件支持对位流文件进行 128Bit AES 加密。加密后的文件必须由用户提供的秘钥才能进行解密。此...

安路TangDynasty(TD) 扩展功能之位流加密（EF Encrypt）-ChipDebug

安路TangDynasty(TD) 扩展功能之位流加密（EF Encrypt）-ChipDebug

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等级-LV3-ChipDebug

3年前发布139次阅读

安路TangDynasty(TD) 扩展功能之BRAM数据上传（Update BRAM Data）

Update BRAM Data
TD 提供 Update BRAM Data 工具，若只需更新设计中 BRAM 的初始值时，无需重新编译工程，直接修改位流文件中 B...

安路TangDynasty(TD) 扩展功能之BRAM数据上传（Update BRAM Data）-ChipDebug

安路TangDynasty(TD) 扩展功能之BRAM数据上传（Update BRAM Data）-ChipDebug

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等级-LV3-ChipDebug

3年前更新524次阅读

安路TangDynasty(TD) 扩展功能之flash(.bit或.bin文件）中添加自定义内容（Create Flash File）

Create Flash File
TD 软件提供 Create Flash File 功能，方便用户在目标位流文件中添加自定义的内容，扩展已有位流文件的功能，...

安路TangDynasty(TD) 扩展功能之flash(.bit或.bin文件）中添加自定义内容（Create Flash File）-ChipDebug

安路TangDynasty(TD) 扩展功能之flash(.bit或.bin文件）中添加自定义内容（Create Flash File）-ChipDebug

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3年前发布618次阅读

安路TangDynasty(TD)双分区启动功能（Dual Boot）多分区启动（ Multi Boot）

对于 Eagle、 EF2/3 系列的 FPGA，在对外部 flash 进行程序加载时，支持 Dual Boot（双启动模式）和 Multi Boot（多启动模式）。...

安路TangDynasty(TD)双分区启动功能（Dual Boot）多分区启动（ Multi Boot）-ChipDebug

安路TangDynasty(TD)双分区启动功能（Dual Boot）多分区启动（ Multi Boot）-ChipDebug

安路TangDynasty(TD)双分区启动功能（Dual Boot）多分区启动（ Multi Boot）-ChipDebug

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安路TangDynasty(TD)使用Download工具下载程序（bitstream）

下载流程简介
在成功生成位流文件后，可以将它们载入到 FPGA 芯片的配置存储器或 SPI Flash存储器中。1. 在 FPGA Flow 面板中，...

安路TangDynasty(TD)使用Download工具下载程序（bitstream）-ChipDebug

安路TangDynasty(TD)使用Download工具下载程序（bitstream）-ChipDebug

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等级-LV1-ChipDebug

下载的时候打印the bit selected is not match with the device是什么意思？

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3年前更新462次阅读

安路TangDynasty(TD)功能仿真

TD 支持用户使用第三方工具（如 Synopsys VCS、 Mentor Graphics Modelsim 等）来进行功能验证和时序验证。 TD 提供仿真所需的功...

安路TangDynasty(TD)功能仿真-ChipDebug

安路TangDynasty(TD)功能仿真-ChipDebug

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3年前更新770次阅读

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit

在输入设计源文件和约束文件后，下一步进入 HDL2Bit 的设计实现流程。 HDL2Bit流程包括设计读入（Read Design）、 RTL 级优化（O...

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

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安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

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1年前更新2069次阅读

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明

PotatoPie 板载的下载器（包括PotatoPie V2.1， PotatoPie V3.0， PotatoPie V4.0），Anlogic AL-Link mini经济型下载器, Anlogi...

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

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等级-LV3-ChipDebug

9个月前更新3718次阅读

TD最新版工具和license下载链接及软件安装（包括TD4/5）

对于TD4和TD5是两个分支，并不是说TD4就一定比TD5旧，TD4也一直在更新。如果是用我们的开发板，对于EF2/EF3/EG4我们首推的是TD4的最新版，TD4体积小编译快，不占资源，尤其对于从MCU转过来的用户，一般电脑配置都比较低，TD4完全够用了。我们开发板例程是适配...

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等级-LV1-ChipDebug

3年前发布84次阅读

安路经济开发板下载工具

到底在哪里下载啊

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等级-LV1-ChipDebug

3年前发布64次阅读

请问这个时序如何设定的能否具体解释一下

`timescale 1ns/1ns
////////////////////////////////////////////////////////////////////////
// Author : EmbedFire
// Create Date : 2019/04/01

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等级-LV3-ChipDebug

3年前发布48次阅读

等效时间采样原理及基于FPGA的实现

在现代电子测量、通讯系统以及生物医学等领域，经常涉及对宽带模拟信号进行数据采集和存储，以便计算机进一步进行数据处理。为了...

等效时间采样原理及基于FPGA的实现-ChipDebug

等效时间采样原理及基于FPGA的实现-ChipDebug

等效时间采样原理及基于FPGA的实现-ChipDebug

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3年前更新128次阅读

基于pango的点歌台设计

摘要
点歌台是一种可以点播歌曲的设备，通常在娱乐场所如KTV、酒吧、派对等地方使用。它可以让用户在播放音乐的同时，选择他...

基于pango的点歌台设计-ChipDebug

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Pangomicro紫光同创

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3年前更新145次阅读

使用 Verilator 进行 Verilog Lint

FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...

FPGA常见问题

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3年前发布37次阅读

提问求助我的EMIO以及MIO都无法成功控制LED

首先面对的问题就是一直没搞懂EMIO定义它的引脚的时候怎么判断那个EMIO引脚在前那个在后，就比如下面这个54，55，56应该怎么分配...

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

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3年前发布1706次阅读

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程

添加仿真库
以 AL3_10 器件为例， TD 软件自带有仿真模型，并可在 modelsim 进行编译，步骤如下：1. 在 modelsim 的安装目录下，...

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程-ChipDebug

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程-ChipDebug

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程-ChipDebug

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