SOC FPGA论坛首页-ChipDebug-第2页

SOC FPGA论坛首页-ChipDebug-第2页

等级-LV1-ChipDebug

6个月前发布99次阅读

提问Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？

（[Synth 8-502] non-constant real-valued expression is not supported ）这是报错类型，百度上找不到方法解决。
后来删掉又仿...

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

+1

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

2

等级-LV1-ChipDebug

2年前更新199次阅读

全网最详细Lattice ddr3教程之仿真和时序约束全攻略

Lattice ddr3教程全攻略之仿真篇对于这部分，首先建议安装好diamond,modelsim se 10.1a这两个软件，如果想仔细分析DDR3的IP部分...

全网最详细Lattice ddr3教程之仿真和时序约束全攻略-ChipDebug

全网最详细Lattice ddr3教程之仿真和时序约束全攻略-ChipDebug

全网最详细Lattice ddr3教程之仿真和时序约束全攻略-ChipDebug

+32

全网最详细Lattice ddr3教程之仿真和时序约束全攻略-ChipDebug

Lattice-莱迪斯

2

等级-LV2-ChipDebug

1个月前更新15次阅读

notepad++配置verilog环境可直接编译检查语法错误

分享一个notepad++配置verilog环境，支持检查语法错误。1、安装nppecc的插件，安装教程如下：https://jingyan.baidu.com/article/f71d6037db3bc75bb741d147.html2、打开 NppExec插件（按 F6），输入这段代码cmd /k cd "$(CURRENT_DIRECTORY)" & vlog.exe ...

2

等级-LV1-ChipDebug

2年前更新22次阅读

FPGA与ADC数字数据输出的接口

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...

FPGA与ADC数字数据输出的接口-ChipDebug

FPGA与ADC数字数据输出的接口-ChipDebug

FPGA与ADC数字数据输出的接口-ChipDebug

+12

FPGA与ADC数字数据输出的接口-ChipDebug

FPGA常见问题

1

等级-LV1-ChipDebug

2年前更新25次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

+2

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

1

等级-LV2-ChipDebug

7年前发布323次阅读

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗？

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗?请问在哪看LATTICE的原语呀，没找到。

Lattice-莱迪斯

1

等级-LV2-ChipDebug

2年前更新12次阅读

PCIe架构概述（二）

不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

+3

PCIe架构概述（二）-ChipDebug

FPGA常见问题

1

等级-LV1-ChipDebug

1年前更新17次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

FPGA常见问题

1

等级-LV3-ChipDebug

5年前发布455次阅读

FPGA视频接口之Altera LVDS IP用法（上）

该帖子内容已隐藏，请登录后查看

登录后继续查看

1

fpgaFans, fpgaFans

等级-LV1-ChipDebug

2年前更新49次阅读

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统

第一部分设计概述1.1 设计目的本设计针对低照度高动态情况下，单帧图像曝光不足导致的图像噪声大、色彩失准等问题，在传统的 HD...

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

+11

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

1

等级-LV2-ChipDebug

2年前发布110次阅读

基于高云mipi显示方案介绍（二）

方案：gw1ns-4-cs49实现720p升1080p器件介绍：方案框架图：上述功能可以拆分为3大块即：mipi接收、图像处理、mipi发送，其中mi...

基于高云mipi显示方案介绍（二）-ChipDebug

基于高云mipi显示方案介绍（二）-ChipDebug

基于高云mipi显示方案介绍（二）-ChipDebug

+4

基于高云mipi显示方案介绍（二）-ChipDebug

1

等级-LV1-ChipDebug

5年前发布189次阅读

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^-ChipDebug

1

等级-LV2-ChipDebug

1年前更新75次阅读

缩短Vivado编译时间（1）：一些通用方法

Vivado编译时间受多方面因素的影响，这些因素包括流程（例如：是否采用增量流程，是否采用OOC综合方式）、选项设置（例如综合阶...

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

+2

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

1

等级-LV2-ChipDebug

8个月前更新378次阅读

安路TangDynasty(TD)中进行时序约束的两种方法

GUI界面设置时序约束
GUI界面约束方法相对较易入门，但相比于后面提到的文本约束方法而言不够灵活，功能也不够强大。
有两种方式...

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

+28

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

1

等级-LV1-ChipDebug

6年前发布38次阅读

如何删除错误验证失败 – 使用Diamond Programmer编程ispMACH设备时“函数VERIFY_USERCODE失败”？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

1

等级-LV1-ChipDebug

2年前更新448次阅读

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出

用lattice 的machXO3L-2100E实现MIPI DSI的转发接口，RX侧HS数据接收很顺利，RX和TX的LP数据发送/接收也顺利，但是TX侧的HS数据...

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

Lattice-莱迪斯

1

等级-LV2-ChipDebug

2年前更新308次阅读

已解决LATTICE的CPLD上电时IO默认是什么电平状态？

如题，请问LATTICE的CPLD上电时IO默认是什么电平状态？或者可以告知在哪个相关文档查找吗？

Lattice-莱迪斯

1

等级-LV1-ChipDebug

2年前更新20次阅读

FPGA学习-Verilog例化说明

Verilog例化说明1.什么是模块例化？为什么要例化？模块例化可以理解成模块调用。对于一个FPGA工程，通常是由一个顶层模块与多个...

FPGA学习-Verilog例化说明-ChipDebug

FPGA学习-Verilog例化说明-ChipDebug

FPGA学习-Verilog例化说明-ChipDebug

FPGA新闻资讯

1

等级-LV2-ChipDebug

6年前发布340次阅读

ChipScope和Vivado Logic Debug – 如何同时触发两个ILA内核？

描述我需要在我的项目中使用两个ILA来触发不同的时钟或在两个模块中实例化。如何同时触发两个ILA？解要做到这一点，你需要有一个可控的外部触发器（例如首先击中电路板上的复位按钮）或可预测的触发器。请按照以下步骤操作：确保首先不发生触发条件。点...

1

等级-LV1-ChipDebug

6个月前更新33次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

FPGA实现PID控制算法-ChipDebug

FPGA开源项目

1

等级-LV2-ChipDebug

2年前更新187次阅读

FPGA/IC开源网站推荐

之前零零散散的推荐过相关的网站和开源项目，现在汇总一下几个特别优秀的开源项目或者网站。具体的网站概述和基本操作见视频，视频有点长。OpenCores开源IP聚集地，里面有大量I2C，SPI，CAN，微处理器等IP，视频中的I2C代码经常会被开源处理器调用，有Veril...

FPGA开源项目

1

等级-LV1-ChipDebug

2年前更新34次阅读

基于 FPGA 的头盔式辅助瞄准系统

第一部分设计概述1.1 设计目的该作品的设计灵感来自于科幻电影《星际特工》中的头盔控制攻击系统。在战斗场景中，作战人员通过...

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

+54

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV1-ChipDebug

5年前发布214次阅读

xilinx GTH 接收异常

xilinx 采用UltraScale kcu040系列，GTH自发自收米问题，可和Lattice进行通信则收到乱码，加8B10B也是一样，请问各位老铁会是哪方面问题？

1

等级-LV3-ChipDebug

2年前更新20次阅读

华为FPGA设计规范.doc

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

1

等级-LV1-ChipDebug

2年前更新58次阅读

Xilinx FPGA PCIE之DMA

PCIe 在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...

FPGA常见问题

1

等级-LV3-ChipDebug

2年前更新5次阅读

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生

PCIe 链路唤醒机制可以让处于非D0状态的Endpoint，通过唤醒来请求Root（软件层）让其返回D0状态。PCIe PM的软件层和PCI PM是兼容的，...

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV1-ChipDebug

9个月前发布25次阅读

为什么不赋值啊大佬救命

为什么语法也没错赋值语句也给了计数器clk_cnt16也是正常增加但是SIN不按照clr赋值？？？大佬帮帮我吧

为什么不赋值啊大佬救命-ChipDebug

为什么不赋值啊大佬救命-ChipDebug

为什么不赋值啊大佬救命-ChipDebug

为什么不赋值啊大佬救命-ChipDebug

1

等级-LV1-ChipDebug

8个月前更新17次阅读

基于pango的点歌台设计

摘要
点歌台是一种可以点播歌曲的设备，通常在娱乐场所如KTV、酒吧、派对等地方使用。它可以让用户在播放音乐的同时，选择他...

基于pango的点歌台设计-ChipDebug

基于pango的点歌台设计-ChipDebug

基于pango的点歌台设计-ChipDebug

+20

基于pango的点歌台设计-ChipDebug

Pangomicro紫光同创

1

等级-LV2-ChipDebug

20天前更新131次阅读

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）

资料转移至这个链接更新https://chipdebug.com/forum-post/54896.htmlPotatoPie 4.0 视频图像处理+RISCV设计板已发布！此帖将作...

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）-ChipDebug

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）-ChipDebug

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）-ChipDebug

+5

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）-ChipDebug

1

等级-LV1-ChipDebug

5年前发布147次阅读

请教给位大佬，怎么实现两个数据信号的优先级控制

本人是新手，最近在和老师做一个有关FPGA的项目，用的是正点原子的板子,Quartus||的开发环境，目前遇到困难，就是有两个信号uart_en_1和uart_en_2，两个信号基本同时发出，想实现让模块先响应uart_en_1后，再响应uart_en_2。

FPGA常见问题

1

上一页 123 4…1049 下一页