SOC FPGA论坛首页-ChipDebug-第4页

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2年前更新88次阅读

基于高云mipi显示方案介绍（一）

高云cpld在mipi显示屏上应用很广泛，可实现分辨率的转换如720p 2 1080p,mipi模式的转换如 command 2 video;后面将基于gw1n-4-cs4...

基于高云mipi显示方案介绍（一）-ChipDebug

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7年前发布368次阅读

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗？

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗?请问在哪看LATTICE的原语呀，没找到。

Lattice-莱迪斯

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2年前更新29次阅读

FPGA与ADC数字数据输出的接口

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...

FPGA与ADC数字数据输出的接口-ChipDebug

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FPGA与ADC数字数据输出的接口-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

2年前更新29次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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等级-LV1-ChipDebug

1年前更新17次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

FPGA常见问题

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等级-LV3-ChipDebug

5年前发布465次阅读

FPGA视频接口之Altera LVDS IP用法（上）

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等级-LV2-ChipDebug

2年前更新16次阅读

PCIe架构概述（二）

不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

1年前发布60次阅读

提问工程添加调试文件.rvl后，在translate design步骤报错：logical block ” with type ” is unexpanded。

请教各位一个问题，lattice diamond3.12工程中添加.rvl调试文件后，在translate design步骤报错，logical block '' with type '' is unexpanded。用LSE综合可以通过，用synplify pro就会报错，这是什么原因？

Lattice-莱迪斯

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等级-LV1-ChipDebug

5年前发布190次阅读

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^-ChipDebug

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等级-LV2-ChipDebug

2年前发布6次阅读

intle FPGA开发工具 Quartus学习资料集分享

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FPGA CPLD资料源码分享

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fpgaFans, fpgaFans

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2年前更新64次阅读

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统

第一部分设计概述1.1 设计目的本设计针对低照度高动态情况下，单帧图像曝光不足导致的图像噪声大、色彩失准等问题，在传统的 HD...

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

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2年前发布180次阅读

基于高云mipi显示方案介绍（二）

方案：gw1ns-4-cs49实现720p升1080p器件介绍：方案框架图：上述功能可以拆分为3大块即：mipi接收、图像处理、mipi发送，其中mi...

基于高云mipi显示方案介绍（二）-ChipDebug

基于高云mipi显示方案介绍（二）-ChipDebug

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基于高云mipi显示方案介绍（二）-ChipDebug

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等级-LV2-ChipDebug

1年前更新277次阅读

缩短Vivado编译时间（1）：一些通用方法

Vivado编译时间受多方面因素的影响，这些因素包括流程（例如：是否采用增量流程，是否采用OOC综合方式）、选项设置（例如综合阶...

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

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缩短Vivado编译时间（1）：一些通用方法-ChipDebug

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等级-LV3-ChipDebug

1年前更新971次阅读

安路TangDynasty(TD)中进行时序约束的两种方法

GUI界面设置时序约束
GUI界面约束方法相对较易入门，但相比于后面提到的文本约束方法而言不够灵活，功能也不够强大。
有两种方式...

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

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7个月前更新127次阅读

verilog教程(0) ——为什么PotatoPie的例程选择verilog而不是VHDL？

当前业界的硬件描述语言中主要有VHDL 和Verilog HDL还有SystemVerilog，FPGA和ASIC设计使用前两者居多，SystemVerilog用于ASIC的设计居多。Verilog HDL 语言在全球范围具有广泛的用户群，具有超过 80%的行业覆盖率。在美国，使用 Verilog HDL 进行设计的工程...

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等级-LV1-ChipDebug

6个月前发布26次阅读

请大佬帮忙看看这个可能是什么原因导致的

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

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6年前发布49次阅读

如何删除错误验证失败 – 使用Diamond Programmer编程ispMACH设备时“函数VERIFY_USERCODE失败”？

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Lattice-莱迪斯

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2年前更新456次阅读

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出

用lattice 的machXO3L-2100E实现MIPI DSI的转发接口，RX侧HS数据接收很顺利，RX和TX的LP数据发送/接收也顺利，但是TX侧的HS数据...

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

Lattice-莱迪斯

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2年前更新348次阅读

已解决LATTICE的CPLD上电时IO默认是什么电平状态？

如题，请问LATTICE的CPLD上电时IO默认是什么电平状态？或者可以告知在哪个相关文档查找吗？

Lattice-莱迪斯

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2年前更新282次阅读

赛灵思的DDR IP手册ug586翻译和学习（1）

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（1）-ChipDebug

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2年前更新41次阅读

FPGA学习-Verilog例化说明

Verilog例化说明1.什么是模块例化？为什么要例化？模块例化可以理解成模块调用。对于一个FPGA工程，通常是由一个顶层模块与多个...

FPGA学习-Verilog例化说明-ChipDebug

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FPGA新闻资讯

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6年前发布447次阅读

ChipScope和Vivado Logic Debug – 如何同时触发两个ILA内核？

描述我需要在我的项目中使用两个ILA来触发不同的时钟或在两个模块中实例化。如何同时触发两个ILA？解要做到这一点，你需要有一个可控的外部触发器（例如首先击中电路板上的复位按钮）或可预测的触发器。请按照以下步骤操作：确保首先不发生触发条件。点...

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1年前更新83次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

FPGA实现PID控制算法-ChipDebug

FPGA开源项目

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1个月前发布23次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box 找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是...

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2年前更新41次阅读

基于 FPGA 的头盔式辅助瞄准系统

第一部分设计概述1.1 设计目的该作品的设计灵感来自于科幻电影《星际特工》中的头盔控制攻击系统。在战斗场景中，作战人员通过...

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

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FPGA CPLD资料源码分享

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10个月前发布97次阅读

芯片测试相关术语汇总

什么是芯片制造的Corner以及SS/TT/FF特点？世界上没有两片叶子是相同的，同样世界上没有两个芯片是相同的。芯片制造是一个物理...

芯片测试相关术语汇总-ChipDebug

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5年前发布230次阅读

xilinx GTH 接收异常

xilinx 采用UltraScale kcu040系列，GTH自发自收米问题，可和Lattice进行通信则收到乱码，加8B10B也是一样，请问各位老铁会是哪方面问题？

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2年前更新26次阅读

华为FPGA设计规范.doc

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2年前更新85次阅读

Xilinx FPGA PCIE之DMA

PCIe 在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...

FPGA常见问题

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2年前更新265次阅读

FPGA/IC开源网站推荐

之前零零散散的推荐过相关的网站和开源项目，现在汇总一下几个特别优秀的开源项目或者网站。具体的网站概述和基本操作见视频，视频有点长。OpenCores开源IP聚集地，里面有大量I2C，SPI，CAN，微处理器等IP，视频中的I2C代码经常会被开源处理器调用，有Veril...

FPGA开源项目

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