SOC FPGA论坛首页-ChipDebug-第4页

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等级-LV2-ChipDebug

6年前发布26次阅读

Vivado – 如何禁用Tcl脚本命令回显？

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等级-LV3-ChipDebug

2年前更新158次阅读

vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

vivado 2019.2 在linux 下安装的过程中,前面一切很顺利,最后到这个generating installed device list的地方就卡住了, 命令行报错...

vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!-ChipDebug

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等级-LV2-ChipDebug

3年前发布203次阅读

ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样

ASICer遇到FPGAer，驴唇不对马嘴。
ASIC还是FPGA，这是个问题。
很多人都觉得同样都是写Verilog的，对于前端设计来说，FPGA和ASIC没什么区别，那么今天我就来告诉你这两个到底有什么不同，甚至从某种程度上来说，我觉得这就是两个行业。
复位不同因为Xlinx的...

FPGA常见问题

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等级-LV2-ChipDebug

2年前更新245次阅读

安路Anlogic FPGA从入门到放弃

8个用户LED被74HC595芯片驱动且高电平点亮LED，如下图所示。74HC595芯片由8位移位寄存器和8位锁存器组成，通过控制CLK、LATCH、D...

安路Anlogic FPGA从入门到放弃-ChipDebug

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等级-LV1-ChipDebug

2年前更新16次阅读

intel FPGA 硬件兼容设计

intel器件在同一个系列有些封装在不同资源下是可以兼容硬件设计的。下面来说一下硬件兼容设计。打开Chip Planner,在菜单View下面...

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等级-LV1-ChipDebug

6年前发布58次阅读

使用ispVM会导致“JTAG-NOP”错误的原因是什么？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

2年前更新41次阅读

Xilinx 跨时钟域时序约束

在 Xilinx CDC 设计中，我们一般用到以下几种时序约束：set_clock_groups -asynchronousset_false_pathset_max_delay -datapath_onlyset_bus_skewset_clock_groups -asynchronous这个命令指定clock之间是异步关系，时序分析时会完全ignore这些clock之间的pat...

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等级-LV2-ChipDebug

1个月前更新39次阅读

PotatoPie 2.1/3.0 教程(6) —— 实验5 FPGA内部DNA码读取例程

为了更好地保护用户代码的安全，PotatoPie 板上的EF2芯片均具有唯一的 DNA 序列，可以使用该序列对用户设计进行保护。每块芯片...

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等级-LV2-ChipDebug

44天前更新12次阅读

PotatoPie 4.0 实验教程(11) —— FPGA实现TM1637数码管显示模块驱动

1.实验说明1.1管脚说明本实验需要连接数码管模块，本实验以PotatoPie 3.0为例，PotatoPie 2.1只是绑定的管脚不一样请参考工程，...

PotatoPie 4.0 实验教程(11) —— FPGA实现TM1637数码管显示模块驱动-ChipDebug

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等级-LV2-ChipDebug

2年前更新92次阅读

高云CPLD-FPGA资料分享

│ DK-START-GW2A55_SCH_V1.3.pdf│ tree.txt│ UG295-1.2_Gowin闪存资源(User_Flash)用户指南.pdf│ ├─云源软件├─可靠性相关│ PK100-1.02_器件包装规范.pdf│ QF100-1.03_可靠性报告.pdf│ ├─小蜜蜂家族应用手册│ IPUG529-1.0_SPMI用户指南.pdf│ TN...

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等级-LV2-ChipDebug

2年前更新59次阅读

基于高云mipi显示方案介绍（一）

高云cpld在mipi显示屏上应用很广泛，可实现分辨率的转换如720p 2 1080p,mipi模式的转换如 command 2 video;后面将基于gw1n-4-cs4...

基于高云mipi显示方案介绍（一）-ChipDebug

基于高云mipi显示方案介绍（一）-ChipDebug

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等级-LV1-ChipDebug

8个月前发布53次阅读

已解决新人入坑SDK开发，hello world程序在终端中没有打印任何信息

用的是zybo-z7的芯片，在设计过程中也很奇怪，会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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等级-LV2-ChipDebug

7年前发布327次阅读

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗？

请问lattice中有和xilinx中的IDDR2，ODDR2类似的原语吗?请问在哪看LATTICE的原语呀，没找到。

Lattice-莱迪斯

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等级-LV1-ChipDebug

2年前更新22次阅读

FPGA与ADC数字数据输出的接口

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...

FPGA与ADC数字数据输出的接口-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

2年前更新25次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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等级-LV3-ChipDebug

5年前发布455次阅读

FPGA视频接口之Altera LVDS IP用法（上）

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等级-LV2-ChipDebug

2年前更新12次阅读

PCIe架构概述（二）

不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...

PCIe架构概述（二）-ChipDebug

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PCIe架构概述（二）-ChipDebug

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PCIe架构概述（二）-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

1年前更新17次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

FPGA常见问题

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等级-LV1-ChipDebug

5年前发布189次阅读

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^-ChipDebug

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fpgaFans, fpgaFans

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2年前更新52次阅读

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统

第一部分设计概述1.1 设计目的本设计针对低照度高动态情况下，单帧图像曝光不足导致的图像噪声大、色彩失准等问题，在传统的 HD...

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

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基于 Xilinx ZYNQ-7000 FPGA多帧融合的智能相机处理系统-ChipDebug

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等级-LV2-ChipDebug

2年前发布112次阅读

基于高云mipi显示方案介绍（二）

方案：gw1ns-4-cs49实现720p升1080p器件介绍：方案框架图：上述功能可以拆分为3大块即：mipi接收、图像处理、mipi发送，其中mi...

基于高云mipi显示方案介绍（二）-ChipDebug

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基于高云mipi显示方案介绍（二）-ChipDebug

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基于高云mipi显示方案介绍（二）-ChipDebug

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等级-LV1-ChipDebug

2年前更新448次阅读

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出

用lattice 的machXO3L-2100E实现MIPI DSI的转发接口，RX侧HS数据接收很顺利，RX和TX的LP数据发送/接收也顺利，但是TX侧的HS数据...

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

lattice XO3L实现MIPI DSI 发送，DSI高速模式没有数据输出-ChipDebug

Lattice-莱迪斯

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1年前更新83次阅读

缩短Vivado编译时间（1）：一些通用方法

Vivado编译时间受多方面因素的影响，这些因素包括流程（例如：是否采用增量流程，是否采用OOC综合方式）、选项设置（例如综合阶...

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

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8个月前更新498次阅读

安路TangDynasty(TD)中进行时序约束的两种方法

GUI界面设置时序约束
GUI界面约束方法相对较易入门，但相比于后面提到的文本约束方法而言不够灵活，功能也不够强大。
有两种方式...

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

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6年前发布38次阅读

如何删除错误验证失败 – 使用Diamond Programmer编程ispMACH设备时“函数VERIFY_USERCODE失败”？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新308次阅读

已解决LATTICE的CPLD上电时IO默认是什么电平状态？

如题，请问LATTICE的CPLD上电时IO默认是什么电平状态？或者可以告知在哪个相关文档查找吗？

Lattice-莱迪斯

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2年前更新22次阅读

FPGA学习-Verilog例化说明

Verilog例化说明1.什么是模块例化？为什么要例化？模块例化可以理解成模块调用。对于一个FPGA工程，通常是由一个顶层模块与多个...

FPGA学习-Verilog例化说明-ChipDebug

FPGA学习-Verilog例化说明-ChipDebug

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FPGA新闻资讯

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等级-LV2-ChipDebug

6年前发布348次阅读

ChipScope和Vivado Logic Debug – 如何同时触发两个ILA内核？

描述我需要在我的项目中使用两个ILA来触发不同的时钟或在两个模块中实例化。如何同时触发两个ILA？解要做到这一点，你需要有一个可控的外部触发器（例如首先击中电路板上的复位按钮）或可预测的触发器。请按照以下步骤操作：确保首先不发生触发条件。点...

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等级-LV1-ChipDebug

6个月前更新36次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

FPGA实现PID控制算法-ChipDebug

FPGA开源项目

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等级-LV1-ChipDebug

5年前发布214次阅读

xilinx GTH 接收异常

xilinx 采用UltraScale kcu040系列，GTH自发自收米问题，可和Lattice进行通信则收到乱码，加8B10B也是一样，请问各位老铁会是哪方面问题？

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