SOC FPGA论坛首页-ChipDebug-第40页

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3年前更新223次阅读

Modelsim的仿真之路（开始搞“波形”啦~）

闲序
忙了比较长的一段时间，又可以接着续上一些记录了，对于Modlsim的工程之类的操作也都已经有所涉及，现在该开始具体仿真图的...

Modelsim的仿真之路（开始搞“波形”啦~）-ChipDebug

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Modelsim的仿真之路（激励文件“逆”生成）

前序
对于激励文件，我常用的是直接手写，最初学这个的时候，好像是用的Quartus里的那个Modelsim-Altera的工具去弄了下图形化编...

Modelsim的仿真之路（激励文件“逆”生成）-ChipDebug

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Modelsim的仿真之路（Memory小技能）

续上
许久没更新了，间歇性来写写，还是继续Modelsim中关于内存的操作，涉及的文件可在文末自行获取，本篇对应memory的文件夹。
...

Modelsim的仿真之路（Memory小技能）-ChipDebug

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3年前更新239次阅读

Modelsim的仿真之路（代码覆盖率）

01
对于仿真的激励测试，其实会有代码覆盖率一说，不过我们平常可能更多是功能覆盖，代码覆盖估计关注的人要少些，不过作为相对...

Modelsim的仿真之路（代码覆盖率）-ChipDebug

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Modelsim的仿真之路（结束篇之波形比较）

前言
有备份习惯的人都会在遇到一些问题时，把备份前后的内容进行比较，用以了解改动的地方是否为该问题的导致因素。
在仿真上，...

Modelsim的仿真之路（结束篇之波形比较）-ChipDebug

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3年前更新63次阅读

FPGA做正则匹配和网络安全，究竟有多大的优势？

网络安全已经被提升为国家战略的高度，高校里面的新增的一级学科，前几年，中央网信办、教育部公布了“一流网络安全学院建设示范...

FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

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FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

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3年前更新215次阅读

如何在xilinx versal FPGA的IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性

作者：Pan Gary，AMD赛灵思工程师
目前绝大多数的Versal IP所提供的例子工程，都使用了IPI的流程。
这篇blog会给大家介绍如何修...

如何在xilinx versal FPGA的IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性-ChipDebug

如何在xilinx versal FPGA的IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性-ChipDebug

如何在xilinx versal FPGA的IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性-ChipDebug

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如何在xilinx versal FPGA的IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性-ChipDebug

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开源的ZYNQ核心板

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FPGA开源项目

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3年前更新72次阅读

免费分享基于XILINX FPGA的万兆udp工程

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FPGA CPLD资料源码分享

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3年前更新32次阅读

国外数字书籍第5期

01Combinational Logic Circuits本书致力于数字电路的分析和设计，其中信号只能假设两种可能的逻辑电平。它涉及数字电子的基本...

国外数字书籍第5期-ChipDebug

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国外数字书籍第5期-ChipDebug

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3年前更新95次阅读

提问关于350MHz高速ADC采样异常的问题。

做了一个基于FPGA高速ADC采集的设计，其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。ADC使用的时钟源是35...

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

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3年前更新24次阅读

FPGA状态机中的独热编码（One-hot）Fsm onehot

独热编码即 One-Hot 编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都有它独立的寄存器位，...

FPGA状态机中的独热编码（One-hot）Fsm onehot-ChipDebug

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3年前更新109次阅读

Vivado的设置不能保存

Vivado的设置不能保存
1.Vivado的设置保存在xml文件中，可能在启动软件时这个xml文件被重写了。
Vivado配置文件保存的路径：
%Ap...

Vivado的设置不能保存-ChipDebug

Vivado的设置不能保存-ChipDebug

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3年前更新12次阅读

关于FPGA CPU设计的一些心得体会

最近在设计cpu，是基于mips32指令的体系。设计的很头疼，但是花了时间后发现其实还是蛮有趣的，而且还有一些技巧在里面，今天我就分享出来。1.首先要把CPU放到最大化角度来看待这个问题:2.0版本中,CPU可以用更小、更轻量级的方式去处理它们之间的关系;3.1版本...

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3年前更新45次阅读

ASYNC_REG 属性

ASYNC_REG属性一般用于跨时钟域的数据同步上，该属性指定：寄存器可以接受异步数据或者该寄存器是一个位于同步链上的同步寄存器...

ASYNC_REG 属性-ChipDebug

ASYNC_REG 属性-ChipDebug

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3年前更新94次阅读

Vitis 自定义 IP 时报错 no input files compilation terminated. make[3]: 需要做出修改

今天用 Vivado 自定义了一个 IP，在导入到 Vitis 中 platform bulit project 失败，有这样的报错："arm-xilinx-eabi-gcc.exe: error: *.c: Invalid argument arm-xilinx-eabi-gcc.exe: fatal error: no input files compilation terminated. make[3]: ***...

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3年前更新193次阅读

【FPGA】Synopsys vcs2018仿真问题汇总

1.重启后lisense问题
【问题原因】
可能是lmgrd服务不正常导致的，这边通过下面几个步骤解决切换到root用户
su root 彻底关闭lm...

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

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3年前更新156次阅读

使用LPM实现FIFO（wrusedw和rdusedw及其解释）

仿真的前一部分如下：
注意读和写采用的是不同的clk。以上截图主要是写的部分，两个usedw表示已经写入FIFO数的数据个数，在写入...

使用LPM实现FIFO（wrusedw和rdusedw及其解释）-ChipDebug

使用LPM实现FIFO（wrusedw和rdusedw及其解释）-ChipDebug

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3年前更新136次阅读

使用Quartus II做FPGA设计遭遇的一些问题

问题1：Error:Width mismatch in pin_name – source is
。。。
这个是原理图设计部门IO端口的命名问题，要求命名中也必须包含端...

使用Quartus II做FPGA设计遭遇的一些问题-ChipDebug

使用Quartus II做FPGA设计遭遇的一些问题-ChipDebug

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3年前更新69次阅读

基于FPGA的模数转换器(ADC)或数模转换器

选择时首先要确定转换信号所需的采样频率。这个参数不仅将影响转换器的选择，同时也会影响对FPGA的选择，这样才能确保器件能够满...

基于FPGA的模数转换器(ADC)或数模转换器-ChipDebug

基于FPGA的模数转换器(ADC)或数模转换器-ChipDebug

基于FPGA的模数转换器(ADC)或数模转换器-ChipDebug

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3年前更新22次阅读

FPGA之按键控制LED

一、按键开关
1、按键开关（轻触开关）：主要是指轻触式按键开关，属于电子元器件类，使用时以满足操作力的条件向开关操作方向施...

FPGA之按键控制LED-ChipDebug

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3年前更新80次阅读

一种基于FPGA的图神经网络加速器解决方案

得益于大数据的兴起和计算能力的快速提升，机器学习技术近年来经历了革命性的发展。诸如图像分类、语音识别和自然语言处理等机器...

一种基于FPGA的图神经网络加速器解决方案-ChipDebug

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一种基于FPGA的图神经网络加速器解决方案-ChipDebug

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3年前更新111次阅读

FPGA与嵌入式CPU的Local Bus接口调试

Local Bus总线又称为CPU总线，根据高低位地址线序的差异，又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel...

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3年前更新60次阅读

FPGA开发流程：详解每一环节的物理含义和实现目标

要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同...

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

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3年前更新49次阅读

莱迪思Avant平台：专为中端FPGA市场量身打造

引言
几十年来，FPGA产品一直是设计工程师所熟知且经常使用的电子硬件。FPGA通常使用逻辑单元（LC）来区分逻辑密度。可以根据逻...

莱迪思Avant平台：专为中端FPGA市场量身打造-ChipDebug

莱迪思Avant平台：专为中端FPGA市场量身打造-ChipDebug

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Lattice-莱迪斯

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3年前更新32次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(19)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录D。Appendix DAdditional Resources and Legal NoticesXilinx ResourcesFor support resources such as Answers, Documentation, Downloads, an...

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3年前更新57次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录C应用软件开发...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

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3年前更新34次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(17)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录B调试。P73Appendix BDebuggingThis appendix includes details about resources available on the Xilinx Support website and debugging tools....

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3年前更新34次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(16)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录A验证、法规遵从...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(16)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(16)-ChipDebug

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常用串行总线(三)——IIC协议(Verilog实现)

目录/contents● IIC基础知识● IIC传输协议● IIC代码实现● IIC的优缺点01IIC基础知识集成电路总线（Inter-Intergrated Circui...

常用串行总线(三)——IIC协议(Verilog实现)-ChipDebug

常用串行总线(三)——IIC协议(Verilog实现)-ChipDebug

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