SOC FPGA论坛首页-ChipDebug-第42页

SOC FPGA论坛首页-ChipDebug-第42页

等级-LV1-ChipDebug

3年前更新9次阅读

安路科技：国产民用FPGA领先厂商，成长空间打开

重要提示：通过本订阅号发布的观点和信息仅供中信建投证券股份有限公司（下称“中信建投”）客户中符合《证券期货投资者适当性管...

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

+60

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新6次阅读

汽车市场中的功能安全

功能安全（FuSa）可确保系统或设备在响应输入或应对故障时正常运行，它是系统整体安全的关键部分。功能安全最初为工业市场开发，后来被其他市场采用，如今对汽车应用至关重要，并且随着越来越多的新技术运用到车辆中，功能安全变得愈加重要。
这种转变对不断...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3年前更新12次阅读

FPGA时序约束理论篇之时序路径与时序模型

时序路径
典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。
...

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

+3

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新11次阅读

FPGA时序约束理论篇之建立保持时间

读万卷书--时序约束理论篇
1. 周期约束理论
首先来看什么是时序约束，泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pi...

FPGA时序约束理论篇之建立保持时间-ChipDebug

FPGA时序约束理论篇之建立保持时间-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新85次阅读

FPGA时序约束理论篇之时钟周期约束

时钟周期约束
时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束...

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

+6

FPGA时序约束理论篇之时钟周期约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新15次阅读

如何理解HLS Block-level输入输出信号之间的时序关系

默认情况下，Vitis HLS会对待综合的C函数使用ap_ctrl_hs接口，这其实是一种握手方式。在这个接口中，我们会看到ap_start、ap_idl...

如何理解HLS Block-level输入输出信号之间的时序关系-ChipDebug

如何理解HLS Block-level输入输出信号之间的时序关系-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新8次阅读

FPGA时序约束理论篇之两种时序例外

两种时序例外
多周期路径
上面我们讲的是时钟周期约束，默认按照单周期关系来分析数据路径，即数据的发起沿和捕获沿是最...

FPGA时序约束理论篇之两种时序例外-ChipDebug

FPGA时序约束理论篇之两种时序例外-ChipDebug

FPGA时序约束理论篇之两种时序例外-ChipDebug

+13

FPGA时序约束理论篇之两种时序例外-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新4次阅读

FPGA时序约束理论篇之xdc约束优先级

xdc约束优先级
在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。
虽然执行顺序是从前到后，但优先级却不同；就像四则运算一样，+-x÷都是按照从左到右的顺序执行，但x÷的优先级比+-要高。
时序例...

评分

等级-LV1-ChipDebug

3年前更新16次阅读

生成Verilog HDL例化模板

之前我写过一篇过于vivado生成HDL例化模板的文章。 vivado生成HDL 例化模板但实际使用起来，发现很不好用，每次都要先点击’O...

生成Verilog HDL例化模板-ChipDebug

生成Verilog HDL例化模板-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新9次阅读

FPGA时序约束实战篇之梳理时钟树

行万里路--时序约束实战篇
我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步...

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新6次阅读

FPGA时序约束实战篇之主时钟约束

约束主时钟
在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情...

FPGA时序约束实战篇之主时钟约束-ChipDebug

FPGA时序约束实战篇之主时钟约束-ChipDebug

FPGA时序约束实战篇之主时钟约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新11次阅读

FPGA时序约束之Tcl命令的对象及属性

Vivado时序约束中Tcl命令的对象及属性在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释...

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

+2

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新16次阅读

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？

前言
在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你...

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

+4

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新44次阅读

FPGA时序约束理论篇之IO约束

I/O约束
I/O约束是必须要用的约束，又包括管脚约束和延迟约束。
管脚约束
管脚约束就是指管脚分配，我们要指定管脚的PAC...

FPGA时序约束理论篇之IO约束-ChipDebug

FPGA时序约束理论篇之IO约束-ChipDebug

FPGA时序约束理论篇之IO约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新14次阅读

FPGA时序约束实战篇之伪路径约束

伪路径约束在本章节的“2 约束主时钟”一节中，我们看到在不加时序约束时，Timing Report会提示很多的error，其中就有跨时...

FPGA时序约束实战篇之伪路径约束-ChipDebug

FPGA时序约束实战篇之伪路径约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新13次阅读

FPGA时序约束实战篇之多周期路径约束

多周期路径约束多周期路径，我们一般按照以下4个步骤来约束：带有使能的数据首先来看带有使能的数据，在本工程中的Tmi...

FPGA时序约束实战篇之多周期路径约束-ChipDebug

FPGA时序约束实战篇之多周期路径约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新12次阅读

FPGA时序约束实战篇之延迟约束

延迟约束对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上...

FPGA时序约束实战篇之延迟约束-ChipDebug

FPGA时序约束实战篇之延迟约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新16次阅读

FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新30次阅读

Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
尤其是在时序紧张的情况下，ila...

1

等级-LV1-ChipDebug

3年前更新19次阅读

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别

当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项：
可能很多人都没注意过这个选项，记得毕业季去华为面试...

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

+1

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新30次阅读

为什么Xilinx推荐的FPGA工程中使用XPM？

首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的...

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新19次阅读

Vivado中模块封装成edif和dcp

我们完成Vivado的工程后，大部分情况不能把整个工程的源代码都直接给客户或者其他工程师，需要我们先进行一些封装后再给他们...

Vivado中模块封装成edif和dcp-ChipDebug

Vivado中模块封装成edif和dcp-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新37次阅读

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程

Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的...

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

+18

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新42次阅读

如何使用Git进行Vivado工程的管理

git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FP...

如何使用Git进行Vivado工程的管理-ChipDebug

如何使用Git进行Vivado工程的管理-ChipDebug

如何使用Git进行Vivado工程的管理-ChipDebug

+3

如何使用Git进行Vivado工程的管理-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新10次阅读

影响FPGA时序的进位链（Carry Chain），你用对了么？？

在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总...

影响FPGA时序的进位链（Carry Chain），你用对了么？？-ChipDebug

影响FPGA时序的进位链（Carry Chain），你用对了么？？-ChipDebug

影响FPGA时序的进位链（Carry Chain），你用对了么？？-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新8次阅读

FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新5次阅读

FPGA时序约束之Tcl命令的对象及属性

Vivado时序约束中Tcl命令的对象及属性在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，...

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

+2

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新31次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

+2

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

1

等级-LV1-ChipDebug

3年前更新21次阅读

Hold Time违例，该如何解决

首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合...

Hold Time违例，该如何解决-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新23次阅读

Xilinx Virtex7 FPGA Microblaze下DDR3测试

这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把...

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

+22

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

1

上一页 1…40 414243 44…1063 下一页跳转