SOC FPGA论坛首页-ChipDebug-第41页

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等级-LV1-ChipDebug

3年前更新56次阅读

理解FPGA的基础知识——FPGA专业术语

■ ASIC（Application Specific Integrated Circuit，专用集成电路）ASIC 是为满足顾客特定需求而设计制造、面相特定用途的集成电路的总称。面向特定用途的集成电路分为全定制IC和半定制 IC。通常所说的ASIC主要指门阵列、嵌入式阵列、标准单元 ASIC、结构...

FPGA常见问题

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3年前发布125次阅读

从candence导出.ucf管脚信息到xilinx FPGA .XDC约束的脚本分享

大伙用candence画完原理图导出FPGA ucf的时候常常会用的一个Python脚本，可以把ucf转xdc，仅限引脚约束

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3年前更新825次阅读

FPGA SPI协议(Verilog实现)

目录/contents
● SPI基础知识
● SPI传输协议
● SPI配置方式

FPGA SPI协议(Verilog实现)-ChipDebug

FPGA SPI协议(Verilog实现)-ChipDebug

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Pangomicro紫光同创

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3年前更新114次阅读

常用串行总线(一)——UART协议(Verilog实现)

目录/contents● UART基础知识● UART传输协议● UART代码实现● UART的优缺点01UART基础知识通用异步收发传输器（Universal Asy...

常用串行总线(一)——UART协议(Verilog实现)-ChipDebug

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FPGA CPLD资料源码分享

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3年前更新46次阅读

Verilog_实现任意占空比、任意分频的方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。比如：我们FPGA系统时钟是50M Hz，而我们要产生的频...

FPGA常见问题

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3年前更新93次阅读

xilinx FPGA idelay 原语用法

这里以Artix-7芯片为例，这里以200M时钟延迟为例，其它频率的时钟计算方式和这个一样，IDELAY_VALUE可以设置0~31，如果设置为0默...

xilinx FPGA idelay 原语用法-ChipDebug

xilinx FPGA idelay 原语用法-ChipDebug

xilinx FPGA idelay 原语用法-ChipDebug

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xilinx FPGA idelay 原语用法-ChipDebug

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3年前更新46次阅读

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证

一、理论基础
HDB3码(三阶高密度双极性码)是串行数据传输的一种重要编码方式，和最常用的NRZ码(非归零码)相比，以上...

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证-ChipDebug

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证-ChipDebug

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FPGA常见问题

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等级-LV2-ChipDebug

3年前更新40次阅读

Xilinx ZYNQ 7000 AXI GPIO 读写/中断

打开SDK 后，创建官方例程
打开官方例程后，会发现这个AXI GPIO设置和 PS MIO/EMIO一模一样
int main(void)
{ int Status; volat...

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3年前更新58次阅读

xilinx ZYNQ 7000 AXI GPIO

.0AXI GPIO
第一部分
PS 和 PL之间的通讯有一个接口称为AXI。AXI总线具体的内容这边不去深究，可以理解为一种特殊协议的通讯方式...

xilinx ZYNQ 7000 AXI GPIO-ChipDebug

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最新的Vivado安装、使用教程（2022/12/31）

1.Vivado 开发环境
1.1 Vivado 软件介绍
一提起 Xilinx 的开发环境，人们总是先会想起 ISE，而对 Vivado 不甚了解。其实，Vivad...

最新的Vivado安装、使用教程（2022/12/31）-ChipDebug

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3年前更新33次阅读

【LabVIEW FPGA图形化】IP集成节点：频率计

一、前情提要
上一节内容介绍了LabVIEW中比较实用的ngc文件，并通过分析底层代码的编写进一步说明了LabVIEW中IP集成节点导入与编...

【LabVIEW FPGA图形化】IP集成节点：频率计-ChipDebug

【LabVIEW FPGA图形化】IP集成节点：频率计-ChipDebug

FPGA常见问题

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3年前更新97次阅读

HDLBits练习汇总-14-时序逻辑设计测试–状态机（二）

水箱问题（Exams/ece241 2013 q4）
一个大水库的水为几个用户服务。为了保持足够高的水位，三个传感器以5英寸的间隔垂直放置。当...

HDLBits练习汇总-14-时序逻辑设计测试--状态机（二）-ChipDebug

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4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；

VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

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FPGA常见问题

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3年前更新33次阅读

FPGA基础语法

一、逻辑值
0：表示低电平，对应电路GND；
1：表示高电平，对应电路VCC;
X：表示未知，可为高电平，也可为低电平；

FPGA常见问题

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3年前更新206次阅读

FPGA使用pwm波控制电机附带检测转速

一、任务解析
1.基础部分：
任务要求：
a．速度调节：设计输入电路，实现电机转数设定（10进制显示）。

FPGA使用pwm波控制电机附带检测转速-ChipDebug

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3年前更新384次阅读

记录Lattice FPGA iCE40 HX8K开发中遇到的那些坑

第一次开发Lattice FPGA，记录一下遇到的问题供大家参考
使用的芯片时iCE40HX8K，采用的是外接flash方式。
问题1：烧写程序时出...

记录Lattice FPGA iCE40 HX8K开发中遇到的那些坑-ChipDebug

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Lattice-莱迪斯

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FPGA架构及相关基本概念

目录/contents● FPGA基础知识● FPGA基本架构● FPGA应用领域与优势● FPGA开发流程01FPGA基础知识FPGA(Field Programmable Gat...

FPGA架构及相关基本概念-ChipDebug

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免费分享三本FPGA设计CPU的书籍

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4年前更新201次阅读

易灵思FPGA之—国产化替代选型策略

本文介绍国产FPGA厂商易灵思，利用易灵思超低功耗、超高性能的FPGA芯片，目前供货稳定，性价比高，但是对于一个陌生的FPGA厂商，...

易灵思FPGA之---国产化替代选型策略-ChipDebug

易灵思FPGA之---国产化替代选型策略-ChipDebug

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易灵思(Elitestek)

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4年前更新14次阅读

verilog中的 & 运算符作为单目运算符时使用

module test( input [2:0] a, output[2:0] b ); assign b = &a;
endmodule 在上述代码中assign b = &a实际上等效于...

verilog中的 & 运算符作为单目运算符时使用-ChipDebug

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4年前更新66次阅读

xilinx srio ip学习笔记之初识srio

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档
xilinx srio ip学习笔记之初识srio
前言
因为工作原因，需...

xilinx srio ip学习笔记之初识srio-ChipDebug

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【FPGA】VGA彩条显示

前言随着社会的飞速发展，很多电子设备为了方便观察性能和实现更多的功能，都会为其配备一块显示屏，这也促进了...

【FPGA】VGA彩条显示-ChipDebug

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FPGA 中的 Noc

FPGA基本盘一直是通信设备、音视频解码、加密协议、信号处理、汽车军工石油等高利润领域，但是这使得它无法大量普及，需要找更大的市场。
于是，首先需要降低开发难度。于是，xilinx推出统一开发平台，希望大家都能使用FPGA是解决并行运算的问...

FPGA常见问题

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【干货分享】FPGA管脚的调整技巧

（1）为了方便识别哪些Bank之间可以互调，必须先对FPGA各个Bank进行区分。在原理图编辑界面中，执行图标命令“交叉探针”，单击...

【干货分享】FPGA管脚的调整技巧-ChipDebug

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【干货分享】FPGA管脚的调整技巧-ChipDebug

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这图得拿放大镜看

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4年前更新82次阅读

AMD-Xilinx FPGA功耗优化设计简介

对于FPGA来说，设计人员可以充分利用其可编程能力以及相关的工具来准确估算功耗，然后再通过优化技术来使FPGA和相应的硬...

AMD-Xilinx FPGA功耗优化设计简介-ChipDebug

AMD-Xilinx FPGA功耗优化设计简介-ChipDebug

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黑风寨谢宝庆

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4年前发布86次阅读

[CPLD]signaltap波形与实际逻辑不相符，怎么办？

请教一个问题，我用的CPLD是altera的max ii；目前的情况是：有7个io引脚，当7个io引脚(data_in)其中任何一个变化的时候要产生一...

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

[CPLD]signaltap波形与实际逻辑不相符，怎么办？-ChipDebug

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4年前更新301次阅读

紫光同创软件 Pango Design Suite (PDS) 报错 synplify.srr failed 的解决办法

如图出现如下错误只需要设置project-setting 中吧synplify改成ADS，再重新编译即可。因为默认是synplify，如果没有license。只需...

紫光同创软件 Pango Design Suite (PDS) 报错 synplify.srr failed 的解决办法-ChipDebug

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打开通往30亿美元增量FPGA市场的新大门

全新低功耗中端Avant FPGA平台的面世，不但意味着莱迪思迈入了中端FPGA供应商的行列，还打开了一扇通往30亿美元增量市场的新大门...

打开通往30亿美元增量FPGA市场的新大门-ChipDebug

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4年前更新324次阅读

全志 Tina Linux 图形系统框架介绍最全介绍 MiniGUI、QT5、EFL、GTK+（WebkitGtk、Midori）、DirectFB、Wayland

1 概述
本文档将介绍 Allwinner Tina Linux 中已经移植好的窗口系统，以及怎么使用，包括
MiniGUI、QT5、EFL、GTK+（WebkitGtk、...

全志 Tina Linux 图形系统框架介绍最全介绍 MiniGUI、QT5、EFL、GTK+（WebkitGtk、Midori）、DirectFB、Wayland-ChipDebug

全志 Tina Linux 图形系统框架介绍最全介绍 MiniGUI、QT5、EFL、GTK+（WebkitGtk、Midori）、DirectFB、Wayland-ChipDebug

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AllwinnerTechnology-全志

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4年前更新396次阅读

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin

今天在使用vivado进行时序检查时遇到了这样一个问题：Register/Latch pins with no clock driven by root clock pin，它是在no_c...

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin-ChipDebug

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin-ChipDebug

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