SOC FPGA论坛首页-ChipDebug-第6页

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4年前更新130次阅读

FPGA与ADC数字数据输出的接口

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...

FPGA与ADC数字数据输出的接口-ChipDebug

FPGA与ADC数字数据输出的接口-ChipDebug

FPGA与ADC数字数据输出的接口-ChipDebug

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FPGA与ADC数字数据输出的接口-ChipDebug

FPGA常见问题

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4年前更新121次阅读

Xilinx Virtex7 FPGA Microblaze下DDR3测试

这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把...

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

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Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

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4年前更新88次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
尤其是在时序紧张的情况下，ila...

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4年前更新174次阅读

基于FPGA的CAN总线控制器的设计（附代码）

导读CAN 总线（Controller Area Network）是控制器局域网的简称，是 20 世纪 80 年代初德国 BOSCH 公司为解决现代汽车中众多的控...

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

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基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

FPGA CPLD资料源码分享

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2年前更新1098次阅读

Synopsys Cadence 最新EDA软件分享，含VCS DC DVE Verdi Spyglass Hspice ICC2 PT Libcompiler Synplify Coretools Fm indago XCELIUMMAIN INNOVUS 等

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4年前更新158次阅读

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？

最近几年，FPGA这个概念越来越多地出现。例如，比特币挖矿，就有使用基于FPGA的矿机。还有，之前微软表示，将在数据中心里，使用...

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

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【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

FPGA新闻资讯

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4年前更新207次阅读

赛灵思的DDR IP手册ug586翻译和学习（11）第十一章 PHASER_IN锁相校准故障

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是调试PHASER_IN锁相校准故障...

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4年前更新579次阅读

赛灵思的DDR IP手册ug586翻译和学习（1）

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（1）-ChipDebug

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4年前更新37次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(5)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍此IP的端口描述和CPU...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(5)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(5)-ChipDebug

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4年前更新249次阅读

基于 FPGA 的头盔式辅助瞄准系统

第一部分设计概述1.1 设计目的该作品的设计灵感来自于科幻电影《星际特工》中的头盔控制攻击系统。在战斗场景中，作战人员通过...

基于 FPGA 的头盔式辅助瞄准系统-ChipDebug

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FPGA CPLD资料源码分享

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3年前更新242次阅读

使用FPGA实现Sigma-Delta ADC 论文源码免费分享

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FPGA开源项目

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3年前更新505次阅读

两本FPGA自制CPU的书《CPU设计实战》《 CPU自制入门》分享

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Xilinx 跨时钟域时序约束

在 Xilinx CDC 设计中，我们一般用到以下几种时序约束：set_clock_groups -asynchronousset_false_pathset_max_delay -datapath_onlyset_bus_skewset_clock_groups -asynchronous这个命令指定clock之间是异步关系，时序分析时会完全ignore这些clock之间的pat...

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4年前更新46次阅读

FPGA学习经验总结

在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理...

FPGA常见问题

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4年前更新92次阅读

FPGA学习-Verilog例化说明

Verilog例化说明1.什么是模块例化？为什么要例化？模块例化可以理解成模块调用。对于一个FPGA工程，通常是由一个顶层模块与多个...

FPGA学习-Verilog例化说明-ChipDebug

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FPGA新闻资讯

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3年前更新57次阅读

分享几本FPGA项目管理方面的书

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3年前更新152次阅读

FPGA蜂鸣器实现歌曲《两只老虎》

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3年前更新35次阅读

FPGA基础语法

一、逻辑值
0：表示低电平，对应电路GND；
1：表示高电平，对应电路VCC;
X：表示未知，可为高电平，也可为低电平；

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3年前更新62次阅读

FPGA开发流程：详解每一环节的物理含义和实现目标

要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同...

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

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FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

FPGA常见问题

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3年前更新743次阅读

缩短Vivado编译时间（1）：一些通用方法

Vivado编译时间受多方面因素的影响，这些因素包括流程（例如：是否采用增量流程，是否采用OOC综合方式）、选项设置（例如综合阶...

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

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缩短Vivado编译时间（1）：一些通用方法-ChipDebug

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3年前更新59次阅读

基于FPGA的PCF8591的DAC（I2C）功能驱动

====硬件说明====
PCF8591是集成了4路ADC和1路DAC的芯片，使用I2C总线通信。
I2C总线是由Philips公司开发的一种简单、双向二线制...

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

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3年前更新91次阅读

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)

文章目录一、MCDF设计要求二、通道从端模块 (slave_fifo) 1、原理分析 2、设计思路 3、结果分析
一、MCDF设计要求
多通道数据...

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)-ChipDebug

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3年前更新80次阅读

基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？

文章目录
        写在前面
        磨刀不误砍柴工
        什么是时序分析？

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

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FPGA常见问题

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3年前更新43次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

FPGA常见问题

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3年前更新202次阅读

如何在Vivado中对RTL源文件进行加密

作者：Han Hong，ADM赛灵思工程师
在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整...

如何在Vivado中对RTL源文件进行加密-ChipDebug

如何在Vivado中对RTL源文件进行加密-ChipDebug

如何在Vivado中对RTL源文件进行加密-ChipDebug

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3年前更新215次阅读

AXI实战(二)-跟着产品手册设计AXI-Lite外设

看完在本文后，你将可能拥有：一个AXI_Lite转串口的从端(Slave)设计使用SV仿真AXI-Lite总线的完整体验实现如何在读通道中实现存...

AXI实战(二)-跟着产品手册设计AXI-Lite外设-ChipDebug

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AXI实战(二)-跟着产品手册设计AXI-Lite外设-ChipDebug

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3年前更新515次阅读

分享一些高质量的AMBA(APB/AHB/AXI) VIP

1. 前言当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连...

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分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

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2年前更新727次阅读

ICMaker 的 LATTICE HW-USBN-2B 下载器软件使用教程（工具资料免费下载）

Lattice下载器高速编程器HW-USBN-2B fpga仿真器ispdown烧录器https://item.taobao.com/item.htm?id=707423326820 JTAG速度支持30...

ICMaker 的 LATTICE HW-USBN-2B 下载器软件使用教程（工具资料免费下载）-ChipDebug

ICMaker 的 LATTICE HW-USBN-2B 下载器软件使用教程（工具资料免费下载）-ChipDebug

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3年前更新666次阅读

安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！

专为在校学生和创客设计，为普及国产FPGA献一份力！
做工小巧，可随身携带，紫色大气上档次，USB typeC 接口，开发板自带下载器...

安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！-ChipDebug

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