SOC FPGA论坛首页-ChipDebug-第832页

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4年前更新790次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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FPGA实现状态机相关资料

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4年前发布8次阅读

VHDL 学习资料分享

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FPGA实现SDRAM读写控制器的源码及资料

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4年前发布9次阅读

intel altera FPGA NIOS II 学习资料分享

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FPGA进阶级资料教程综合资料.7z

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4年前发布64次阅读

FPGA学习资料开发文集分享

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综合与时序分析的设计约束 —— Synopsys 设计与约束（SDC）实用指南.pdf

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4年前发布61次阅读

非常经典的一本verilog实战经验书设计与验证：Verilog HDL(清晰PDF).pdf

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4年前更新33次阅读

怎样用verilog写好三段式状态机.pdf

节选自《Verilog 设计与验证》作者：吴继华、王诚状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所...

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4年前发布39次阅读

FPGA CPLD应用设计200例.pdf

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4年前发布31次阅读

FPGA数字图像处理的应用场景

数字图像处理方法的重要性源于两个主要应用领域：Ÿ o 改善图像信息以便解释。o 为存储、传输和表示而对图像数据进行处理，以便于机器自动理解。图像处理(image processing)：用计算机对图像进行分析，以达到所需结果的技术。又称影像处理。一般指数...

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Xilinx vivado中7系列FPGA(SPARTAN7 KINTEX7 ARTIX7 VIRTEX7) DDR3控制器MIG IP应用最详细的调试笔记

MIG配置界面详解DDR3时钟、参考时钟为固定200M，系统复位极性，阻抗选择，VCCAUX，DCI选项## DIMM的RANK解释R1x8，1333与DDR3时...

Xilinx vivado中7系列FPGA(SPARTAN7 KINTEX7 ARTIX7 VIRTEX7) DDR3控制器MIG IP应用最详细的调试笔记-ChipDebug

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lattice ecp3 FPGA 用IDDR x2 加 FIFO 实现 DDRIO x4 源码

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4年前发布20次阅读

lattice xo3 LVDS 7:1 源码工程示例

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4年前发布28次阅读

单颗FPGA超7000元，俄军芯片采购清单流出！

导读：随着俄乌战局急剧变化，对武器需求激增，近日外媒曝光了一份据称由俄罗斯国防部拟定的国防产品采购清单，包含型号、制造商...

单颗FPGA超7000元，俄军芯片采购清单流出！-ChipDebug

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4年前发布14次阅读

FPGA学习-FPGA中逻辑复制

在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。1．信号驱动级数非常大，扇出很大，需要增加驱动力逻辑复制...

FPGA学习-FPGA中逻辑复制-ChipDebug

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4年前发布17次阅读

FPGA入门-数字电路基础知识组合逻辑电路

数字电路基础知识——组合逻辑电路（数据选择器MUX、也即多路复用器）本次介绍数据选择器的相关知识，数据选择器在电路设计中尤...

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xilinx FPGA设计中的功耗分析

笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大...

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4年前发布37次阅读

ZYNQ的核心板原理图和PCB, The_Zynq_Book_ebook 中文和英文版.pdf 分享

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FPGA实现 BT1120 必读文档，BT1120 协议规范

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瑞芯微 RK3399 全套开发资料

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4年前更新55次阅读

EDID之EDID概述

Q1：EDID是什么？
A1：EDID的全称是Extended Display Identification Data(扩展显示标识数据)，共有128字节。其中包含有关显示器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串等等。形象...

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4年前更新72次阅读

Intel FPGA配置的三种主要方式

最近完成了Arria10的原理图设计，想做一些记录，下面是关于FPGA配置的一些方式。 MSEL将 MSEL 管脚直接连接到VCCPGM 或 GND...

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4年前更新48次阅读

Intel Arria10 FPGA 多个IP块之间动态重配接收合并(共享)

一组收发器只有一组动态重配置接口，也就是说该动态重配置接口是同时对应收发器的接收与发送通道的。如果在例化IP的过程中分别例...

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Intel Arria10 FPGA CDR锁定方式

每个通道的PMA包括一个通道PLL可以配置成接收器CDR。还可以把通道1和4的PLL配置成CMU PLL用于发送器。 CDR有两种锁定方式1、L...

Intel Arria10 FPGA CDR锁定方式-ChipDebug

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4年前更新61次阅读

Intel FPGA Nios ii SPI调试经验

关于SPI的相关接口程序可以在路径_bsp->drivers -> inc和_bsp ->drivers -> src中分别找到对就的.h和.c文件，名字为...

Intel FPGA Nios ii SPI调试经验-ChipDebug

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4年前更新28次阅读

Intel FPGA 软核MCU Nios内部RAM固化配置

选择BSP Editor->Settings ->Advanced->hal->linker，然后勾选allow_code_at_reset。当然如果勾选enable_alt_load和...

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4年前更新43次阅读

intel FPGA 硬件兼容设计

intel器件在同一个系列有些封装在不同资源下是可以兼容硬件设计的。下面来说一下硬件兼容设计。打开Chip Planner,在菜单View下面...

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4年前更新234次阅读

intel FPGA 固件 AES加密应用笔记

FPGA在运行期间，把配置文件存储在SRAM中。SRAM是易失性的。掉电之后会丢失，所以FPGA每次上电都要从外部的Flash中加载数据到FPG...

intel FPGA 固件 AES加密应用笔记-ChipDebug

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