SOC FPGA论坛首页-ChipDebug-第132页

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等级-LV2-ChipDebug

7年前发布37次阅读

7系列XADC – Vivado 2012.3“错误：[放置30-372]由于辅助输入，BankXX已锁定具有不兼容标准的终端”

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7年前发布37次阅读

Xilinx技术支持 – ITAR政策

描述什么是ITAR以及Xilinx技术支持部门接收ITAR控制文件的政策是什么？解 ITAR或“国际武器贸易条例”是由美国国务院管理的一套政府法规，旨在规范国防相关产品，技术和服务的进出口。因此，必须特别注意处理包含ITAR控制信息的任何文件。 Xilinx技术支持部...

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7年前发布37次阅读

Zynq-7000 SoC，SDIO – 如果启用了自动CMD12，则可能会错误地发出第二个CMD12

描述如果在执行Auto CMD12命令期间，软件发送另一个命令（例如CMD13）以轮询程序状态，则应该将第二个CMD驱动到CMD线。但是，CMD12再次被驱动。解影响：轻微，请参阅下面的解决方法。受影响的配置：使用SDIO控制器的系统。受影响的器件版本：全部，无计划...

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等级-LV1-ChipDebug

7年前发布37次阅读

错误：无法读取“safebit”：没有这样的变量

在使用不支持的器件执行BSDL Customizer tcl文件时，您可能会收到此错误消息。如果打开BSDL Customizer tcl文件，则文件中不提供较新器件的器件字符串。这就是为什么你会在提取过程中看到这个安全位错误的原因。对于较新的器件，请使用Quartus®II软件生成前...

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等级-LV2-ChipDebug

7年前发布37次阅读

HDMI接收器（RX）子系统和HDMI发送器（TX）子系统 – 为什么在YUV 422（YCrCb 4：2：2）模式下输出始终为每像素12位？

描述在LogiCORE HDMI中，为什么在YUV 422（YCrCb 4：2：2）模式下输出始终为每像素12位？解根据HDMI 1.4b及更高版本规范，YUV422（YCrCb 4：2：2）应始终为12位。但是它确实允许使用更少的位。如果使用少于12位，则数据仍以12位格式发送，但仅填充在LSB上。...

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等级-LV2-ChipDebug

7年前发布37次阅读

警告：.vcd（）：$ scope / $ upscope声明的不平衡或缺失

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等级-LV2-ChipDebug

7年前发布37次阅读

Zynq-7000 SoC，SMC – 潜在的SRAM / NOR数据错误

描述如果事务的所有写数据都包含在单个AXI数据传输周期中，则可能发生潜在的SRAM / NOR数据错误。始终执行在事务中需要多个AXI数据传输周期的写入。解影响：轻微，请参阅解决方法详细信息。解决方法：请参阅解决方法详细信息。受影响的配置：使用SRAM ...

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7年前发布37次阅读

5.1i影响，系统AC-CF-当我试图规划一个JTAG链包含一个VIETEX I/Pro器件，配置失败（Svf2ACE）

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等级-LV1-ChipDebug

7年前发布37次阅读

在ModelSim或Riviera-PRO中运行仿真示例设计时出现错误

当您尝试在ModelSim或Riviera-PRO中运行UniPHY仿真示例设计时，您可能会收到以下错误： Error: (vsim-125) The shared library ./submodules/libbytestream_pli.so being loaded was built on a 32-bit machine. A 32-bit shared library cannot be loaded in...

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等级-LV2-ChipDebug

7年前发布37次阅读

JESD204 – Vivado – 从GUI中选择LPM / DFE

描述是否可以从Vivado GUI中为所有配置选择LPM / DFE？解从Vivado GUI中选择LPM / DFE的选项仅适用于UltraScale配置。对于7系列器件，您将启用调试端口并将RXLPMEN设置为0。将RXLPMEN设置为0将禁用LPM并启用DFE。更改此值后，必须切换重置以确保GT完成重置...

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等级-LV1-ChipDebug

7年前发布37次阅读

为什么在Stratix IV GT的10G Base R PHY IP中观察到抖动发射机输出？

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等级-LV1-ChipDebug

7年前发布37次阅读

ispVM系统软件，无法将莱迪思演示代码重新加载到我带来的4256ZE分线板。 ispVM报告“函数VERIFY_USERCODE失败”。。我如何摆脱这个问题？

增加ispVM系统软件中的“TCK低脉冲宽度”将解决此问题。
选择项目＆gt;项目设置＆gt;。选择“高级”选项卡，将“TCL低脉冲宽度延迟”更改为更高的值。。现在，该设备可以毫无困难地编程。

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布37次阅读

为什么mem_dm引脚在11.1中的Stratix III DDR2 UniPHY设计中不受限制？

Stratix®IIIDDR2 UniPHY使用DQ和DM引脚的宏时序模型，因此这些引脚不需要输出延迟限制。由于这些引脚不受约束，因此应在SDC文件中剪切这些输出的路径。 Megawizard会自动在SDC中为DQ引脚添加切割路径分配，但不会将其添加到DM引脚，从而导致无约束路径消息。...

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等级-LV1-ChipDebug

7年前发布37次阅读

为什么用于PCI Express设计的Avalon-MM DMA硬IP停止接收数据？

如果RdDmaWaitRequest_i信号长时间置位，则读取DMA模块的内部存储器已满，导致PCIExpress®接收FIFO的硬核 IP变满。一旦FIFO满，只要RdDmaWaitrequest_i信号被置位，输入数据包的处理就会停止。解决/修复方法重新设计RTL以避免发出RdDmaWaitRequest_i 。或者...

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等级-LV1-ChipDebug

11个月前发布36次阅读

Potato Pie V4.3原理图中是LVDS显示屏还是MIPI屏？

有4组数据差分线和1组时钟差分线，接的是LVDS显示屏还是MIPI屏，我看套餐里也没有液晶屏的选项

Potato Pie V4.3原理图中是LVDS显示屏还是MIPI屏？-ChipDebug

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等级-LV1-ChipDebug

7年前发布36次阅读

NGDBuild – 错误：NGDBuild：770 – 并且在网上排成一列。

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等级-LV3-ChipDebug

2年前发布36次阅读

PotatoPie 2.1/3.0 教程(14) —— 实验13 FPGA与PCF8563通讯实现数字时钟

本实验主要用于演示FPGA读取RTC芯片PCF8563的时间信息。
1.实验说明
1.1引脚说明
set_pin_assignment { scl_rtc } { LOCATION = ...

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PotatoPie 2.1/3.0 教程(14) —— 实验13 FPGA与PCF8563通讯实现数字时钟-ChipDebug

PotatoPie 2.1/3.0 教程(14) —— 实验13 FPGA与PCF8563通讯实现数字时钟-ChipDebug

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等级-LV2-ChipDebug

7年前发布36次阅读

7系列XADC – 选择内部或外部参考影响精度吗？

描述在7系列XADC中，可以使用外部或内部参考。使用外部参考有什么好处？解 7系列数据表包含精度规范，但不区分使用哪种类型的参考（以前的系列数据表具有带内部参考的规范和带有外部参考的另一规范）。数据手册中的规格适用于1.25V的理想参考电压，假设已...

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等级-LV4-ChipDebug

3年前更新36次阅读

基于FPGA的嵌入式图像处理系统设计_原魁[译].pdf

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7年前发布36次阅读

适用于Logicore OBSAI的7系列集成包装器 – 将在ISE 13.2中发布的GTXE2_Common包装器中的端口更改

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2年前发布36次阅读

已解决【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？

【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？-ChipDebug

FPGA新闻资讯

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7年前发布36次阅读

VRTEX-II——为什么VRN、VRP和VREF引脚可以用作方向的输入，当它们可以用作双重功能时？

描述VRN、VRP和VREF被列为VIETEX/E-II型引脚表中的双功能引脚，但是它们的方向仅在它们各自的引脚描述下被列出为输入。解决方案VITEX/-E/II，VRN，VRP和VREF引脚可以用作标准I/O，如果它们不需要所选择的输出标准。单个PIN描述仅表示输入的原因是，当这些引脚...

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7年前发布36次阅读

当我在异步时钟域之间有set_false_path约束时，Optimize Design for Metastability函数是否有效？

优化设计的亚稳态功能不受Synopsys设计约束（ .sdc ）文件中的set_false_path约束的影响。

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等级-LV1-ChipDebug

7年前发布36次阅读

altera FPGA DDR2的 dqs_int_delay_in<0> 的时序，怎么调整？

ddr2/ctrl/ip/top_00/dqs_int_delay_in<0> 的时序，怎么调整？在plan ahead里，发现就是连接pin和临近的逻辑单元，没有办法再进行调整。

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等级-LV2-ChipDebug

7年前发布36次阅读

4.2i核心生成器-错误报告ROC和TOC模块的重复声明

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等级-LV4-ChipDebug

11个月前更新36次阅读

华为Synplify快速入门.pdf

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等级-LV1-ChipDebug

7年前发布36次阅读

对于Cyclone III器件，我可以选择PCI作为我的I / O标准并将VCCIO连接到3.3V吗？

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等级-LV1-ChipDebug

7年前发布36次阅读

空白MachXO2器件中I / O引脚的默认配置是什么？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

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10.1i CPLD时序报告 – HTML报告统计表中忽略了一些失败的路径

描述 10.1i时序报告HTML报告统计表中忽略了一些失败的路径解如果有两个时钟是每个时钟的反转，并且只有一个周期约束应用于源时钟。如果不满足两个时钟域之间的路径，则这些路径将在详细时序报告的“时间约束”的“描述”部分中列出，但在统计表中将被忽略。...

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等级-LV2-ChipDebug

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4.1i XST XC9500——使用具有异步设置的透明锁存器导致错误的实现

描述关键字：XC9500、XST、锁存、异步集紧迫性：标准一般描述：当使用具有异步设置的透明锁存器时，XST将错误地推断异步集。请注意：以下仅适用于Xilinx XC9500系列器件（XC9500／XL/XV）。解决方案这是固定在4.2i。为了在4.1i中处理这种情况，手动实例化LDCP...

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