SOC FPGA论坛首页-ChipDebug-第16页

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7年前发布192次阅读

LATTICE FPGA ECP5系列可以使用四线制QSPI FLASH配置吗？

如题，以及什么情况下会使用四线制的QSPI FLASH来配置FPGA？

Lattice-莱迪斯

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1年前更新192次阅读

Verdi_培训整理笔记.pdf

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1个月前更新191次阅读

已解决FPGA转ASIC是一个趋势吗？

请教各位大咖，前端时间在网上看到一个帖子说很多大量使用FPGA芯片的公司都在思考转ASIC的事情，请问这是一个趋势吗？

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7年前发布191次阅读

请教各位LATTICE FPGA ECP5有像ECP3一样专门进行双启动下载的地方吗？

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Lattice-莱迪斯

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6年前发布191次阅读

Vivado综合 – 错误：[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* .v”：*]

描述 Vivado Synthesis返回以下错误。我该如何解决这个问题？错误：[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* / demo.v”：40] 错误：[Common 17-69]命令失败：综合失败 - 请参阅控制台或运行日志文件以获取详细信息解发生这些错误是因为缺省网络类...

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5年前发布190次阅读

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^

你说FPGA工程师苦不苦，这个点还在给客户调板子^_^-ChipDebug

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6年前发布190次阅读

Vivado / PlanAhead – 如果源文件列在PlanAhead层次结构中的Unreferenced文件夹下，这意味着什么？

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2年前更新190次阅读

LATTICE FPGA ECP5动态时钟切换模块DCSC接口上的modesel是起什么作用的？

ecp5的器件，调用用时钟切换模块Dynamic Clock Select (DCSC)，有个引脚名称叫modesel请问这个脚对输出的时钟有什么影响代表的...

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7年前发布189次阅读

LATTICE ECP5 85F-554 引脚定义的疑问

使用ECP5 85F-554的片子，但是画原理图的时候，发现关于引脚定义的文档有不相符的情况，发现有D11、A13、E14、D14不相符。以D11...

LATTICE ECP5 85F-554 引脚定义的疑问-ChipDebug

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7年前发布189次阅读

LATTICE FPGA 使用W25Q64 SPI FLASH经常会出现烧录不成功或者烧录成功也无法加载的情况

我用的是Winbond的W25Q64的SPI FLASH，在lattice的软件diamond的烧录工具programer里面是有的，但是是在fpash beat列表里，这应...

LATTICE FPGA 使用W25Q64 SPI FLASH经常会出现烧录不成功或者烧录成功也无法加载的情况-ChipDebug

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7年前发布189次阅读

LATTICE CPLD XO2,XO3的EBR有什么区别？

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7年前发布189次阅读

LATTICE FPGA软件 diamond的process中的哪些需要打勾？

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7个月前更新188次阅读

PotatoPie 4.0 实验教程(17) —— FPGA实现SDRAM作为显存进行HDMI输出显示

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361这个实验与上一个实验相比是加入了SDRAM，加入SDRA...

PotatoPie 4.0 实验教程(17) —— FPGA实现SDRAM作为显存进行HDMI输出显示-ChipDebug

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6年前发布188次阅读

我自己写了一个FPGA 的 fifo总有问题，不知道什么原因？问问大家能否解决

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2年前更新187次阅读

已解决怎样使用diamond的Clarity Designer安装LATTICE FPGA的在线IP包？

如题，我需要在ECP5使用DDR3控制器,但是发现本地IP里面并没有，好像要在线安装，不知道该怎样操作，求解答。

Lattice-莱迪斯

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7年前发布187次阅读

安装diamond出现无法定位输入点FlsAlloc于动态链接库KERNEL32.DLL上

安装了本站某位仁兄共享的百度云盘的3.9.0.99.2_Diamond.exe后，无法打开diamond软件，显示如下错误。应怎样处理？安装64位的？

安装diamond出现无法定位输入点FlsAlloc于动态链接库KERNEL32.DLL上-ChipDebug

Lattice-莱迪斯

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5个月前更新186次阅读

全网最全PCIE学习资料免费分享，FPGA实现PCIE必读文档！

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6年前发布186次阅读

什么是数字CDR？它与正常的CDR有什么不同？

具有SerDes器件的晶格高值FPGA利用数字时钟数据恢复（CDR）。数字CDR类似于模拟CDR，因为它从数据流中恢复时钟，并对齐时钟的相位以正确地采样数据。不同之处在于如何做到这一点和它的性能。模拟CDR使用电荷泵和环路滤波器来控制振荡器。CDR保持恢复的时钟以...

Lattice-莱迪斯

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5年前发布186次阅读

ALTERA FPGA 28nm 器件 Transceiver 重配置 IP 的 Streamer 模式介绍

注：① 本应用笔记的 Demo 基于 QuartusII13.0 版本② 本应用笔记适用于 28nm 器件，以 Cyclone5 为例来描述，其它系列器件大同...

ALTERA FPGA 28nm 器件 Transceiver 重配置 IP 的 Streamer 模式介绍-ChipDebug

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6年前发布186次阅读

错误（15065）：PLL“lvds_tx_pll”的时钟输入端口inclk [0]必须由非反相输入引脚或其他PLL驱动，可选择通过时钟控制模块

在外部PLL模式实现MAX®10软TX LVDS IP时，使用Quartus®II软件14.1版及更高版本您可能会看到这个错误。 RTL源文件中缺少tx_inclock。解决/修复方法要解决此问题，请将Altera Soft LVDS TX IP更改为内部PLL模式，或启用MAX 10 Soft TX LVDS MegaWizard™插...

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MIG 7系列DDR3 / DDR2 – 使用2：1内核时，在PRBS读取均衡阶段校准失败

描述发现版本： MIG v1.7 版本已解决：请参阅（Xilinx答复45195）注意：此答案记录和包含的补丁已被（Xilinx答复53420）替换。请访问此答案记录。 MIG 7系列DDR3 / DDR2设计在校准的最后阶段失败，PRBS读取均衡，当针对2：1控制器时。解这是由于RTL代码中...

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易灵思FPGA-原语使用指南（不间断更新）

易灵思FPGA-原语使用指南原语手册原语使用DSP Block---EFX_DSP48EFX_ADDEFX_COMB4EFX_ADDEFX_DPRAM10EFX_GBUFCE原语手册打开...

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6年前发布185次阅读

Vivado约束 – 常见问题和create_clock约束的常见问题

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4年前发布185次阅读

xilinx fpga基础概念, 都是net，有什么区别

pin与pin之间都是通过net相连的，可以看到net举足轻重的地位。通过net可以找到与之相连的pin或cell，而net本身也有一些重要的属性。 net的TYPE属性 net的TYPE属性有四个值，分别是POWER、GROUND、GLOBAL_CLOCK和SIGNAL，表明相应的net是恒接高电平、恒接低电...

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4个月前更新185次阅读

安路AXI 接口的SDRAM精简控制器例程，基于EG4S20

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4年前发布185次阅读

quartus 19.1 下载直链

进接用迅雷或者IDM或者FDM来下载，很快的，可以满速，不需要百度盘
quartus 19.1 Lite下载地址：
http://download.altera.com/akdlm/software/acdsinst/19.1std/670/ib_installers/QuartusLiteSetup-19.1.0.670-windows.exe
quartus 19.1 cyclone IV 器件库的...

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2年前更新185次阅读

Zynq-7000示例设计 – 通过EMIO的GMII以太网

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7年前发布185次阅读

请教mipi csi “rd1182_mipi_dphy_interface_ip”这个参考设计怎样在LATTPCE FPGA ECP5 实现MIPI CSI 收发

关于mipi csi，我看了“rd1182_mipi_dphy_interface_ip”这个例程。例程中只介绍到 d_phy_rx，后续如何组合成视频流，同步信号等，都没有涉及。
那么如何在ecp5一类的器件上实现mipi csi 收发？

Lattice-莱迪斯

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5个月前更新185次阅读

在Xilinx Artix-7 FPGA上实现DP接口（DisplayPort）的开源代码

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FPGA开源项目

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7年前发布184次阅读

请问LATTICE FPGA 的Iddr时钟是否存在限制问题？

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