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Harman
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AIE(9)—创建一个包含PL/PS/AIE的Vitis工程(2)
在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程,接下来我们介绍一下如何编译该工程。 打开文件ful...
+9
Xilinx-AMD
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Harman
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AIE(7)—理解Runtime Ratio
在描述graph的.h文件中,我们需用对每个kernel设置runtime ratio,如下图所示代码第26行和第27行。通常这个值介于0和1之间,表征...
+3
Xilinx-AMD
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Harman
3年前更新
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AIE(6)—用Vitis Analyzer查看AIE编译结果
在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码,目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...
+6
Xilinx-AMD
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Harman
3年前更新
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AIE(5)—针对AI Engine进行编译
在上一篇文章中,我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中,我们将介绍针对AI Engine模型编译AIE并执行仿真...
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Xilinx-AMD
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Harman
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AIE(4)—AIE编译器和X86模拟器
在之前的文章中,我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念,回顾一下,我们可以看到AIE...
+9
Xilinx-AMD
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Harman
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AIE(2)—理解AIE编程中的graph
在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...
Xilinx-AMD
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Harman
3年前更新
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AIE(1)—创建一个简单的AIE工程
对于Versal,我们从系统角度看,可将其分为3个Domain:AIE、PS和PL,如下图所示。如果要运行一个AIE的应用,绝大多数情况下,这3...
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Xilinx-AMD
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kane1016073699
3年前发布
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添加自定义的引脚连接模块是出现SYN-8001 ERROR: Cannot fit all model pins.
按照帮助约束IO了但是还是出现
SYN-8001 ERROR: Cannot fit all model pins.这种情况,请问是什么问题,可以出个教程吗?
Anlogic-安路
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chenning
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modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。
安路工程文件,
modelsim 仿真报错
报错的地方
Anlogic-安路
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chenning
3年前发布
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哪位兄弟有安路TD的安装包呀,求分享
Anlogic-安路
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ICMaker
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编写小工具利器——世界上体积最小编译最快的C编译器TCC
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ICMaker
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看到有人问MIF相关问题,上传几个MIF和COE文件的生成工具和方法
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Anlogic-安路
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ICMaker
3年前更新
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安装TD软件时出现 “由于找不到MSVCR100.dll,无法继续执行代码” 的解决办法
这个是由于缺少微软的VC运行时库导致的,从微软下载安装即可,装完之后重新打开软件即可。对于32位系统,安装这个:本站32位下载...
Anlogic-安路
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chenning
3年前更新
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国产安路 RAM 加载 .mif文件 加载不进去出现 there is an error in the mif ,please select the correct.
Anlogic-安路
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upstarter
3年前发布
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模块内部定义线形变量,并进行赋值,这种操作的意义?
图1图2图一是模块的复位输入,求教为什么还要在模块内定义wire变量,对复位信号进行赋值,这样做有什么好处吗?
Xilinx-AMD
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chipdebug
3年前更新
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教程——如何在本站的帖子中嵌入B站视频
要先点击复制链接,然后选择嵌入代码然后点击这个视频上传按钮然后在弹出的对话框中贴入代码
chipdebug.com站务
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ICMaker
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VCS+Verdi和Xrun+Indago简单仿真环境搭建
导言本期主要给大家出一个简单makefile+tcl的仿真环境,支持vcs+verdi以及xrun+indago,因为最近虚拟机中的vcs不稳定,所有把...
Anlogic-安路
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ICMaker
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VCS基础使用教程
用了VCS以后再也回不到modelsim了!!!简单汇总一下VCS常用的命令,给出解释以及建议,以下是VCS2022.06支持的命令。编译命令1、-debug_access使能dump FSDB/VPD,限制read/callback能力,-debug_access+all使能所有debug能力,-debug_access+class使能testb...
Anlogic-安路
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ICMaker
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安路AXI 接口的SDRAM精简控制器例程,基于EG4S20
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ICMaker
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用逻辑门实现倍频的奇技YING巧
转载,这个可以用,但不建议用,除非要求不高省成本或PLL不够,不过话说回来安路家的CPLD都是带PLL的,一个不够就买带两个PLL的反正也差不多了钱。边沿触发方式, 每用一个宏or寄存器可以做到 2 倍频。————————关于倍频,大家都认为应该用PLL才能实现...
Anlogic-安路
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Ordinary
3年前更新
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Altera USB Blaster,J-Link,ST-Link,CMSIS-DAP多合一下载器开源
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Ordinary
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开源的DDS信号源,带12位AD和10位DA,DDS输出幅度可控
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我收集的DRAM资料,含美光提供的SDRAM控制器源码
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Xilinx的IP:1024点FFT快速傅立叶变换
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FPGA/CPLD使用无源晶振替代有源晶振
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chipdebug
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基于STM32的开源usb-blaster及USB 缓冲区设置说明。
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宁好
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语法问题求解答
有没有大佬告诉我 我这个语法咋错了 问了gpt说没问题 。。。 说是 syntax errow near and 还有syntax errow near ) 还...
FPGA常见问题
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popomao
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以 FPGA 为核心,利用快速傅里叶变换(FFT)对于音频信号进行 频谱、 功率值、 正弦信号失真度等分析的FPGA源码分享
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本设计主要以 FPGA 为核心,利用快速傅里叶变换(FFT)对于音频信号进行 频谱、 功率值、 正弦信号失真度等分析。 通过将待测音频信号经可控增益放大器、 高速 A/D 周期采样后,量化数据在 FPGA 内进行 FFT 变换,从而计算出信号各频 率分量的频谱和功率值,同时还具有计算正弦信号失真度的功能。FPGA 将处理 结果通过自定义高速并行口发送到单片机,单片机主要完成信号调理、LCD 显示 和人机交互等功能,同时还能输出至示波器观察输入信号频谱的分布。经过对于 各项指标的实验测试,完全达到题目要求。该系统具有精度高、可靠性好、结构 简单、操作方便、人机界面友好等优点。
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popomao
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ADPCM 压缩解压 原理、c代码、verilog代码和quartus工程
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popomao
3年前发布
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用cpld实现MAX3100的verilog源码分享
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