SOC FPGA论坛首页-ChipDebug-第43页

SOC FPGA论坛首页-ChipDebug-第43页

等级-LV1-ChipDebug

3年前更新116次阅读

赛灵思的DDR IP手册ug586翻译和学习（9）第九章 Debug Tool调试工具

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是Debug Tools调试工具。 ...

评分

等级-LV1-ChipDebug

3年前更新149次阅读

赛灵思的DDR IP手册ug586翻译和学习（8）第八章 DDR3的约束和配置

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR3的约束和配置。Configur...

评分

等级-LV1-ChipDebug

3年前更新19次阅读

赛灵思的DDR IP手册ug586翻译和学习（7）第七章 Bank Sharing Among Controllers等电路方面的设计准则

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR3 SDRAM设计的Bank Shari...

评分

等级-LV1-ChipDebug

3年前更新206次阅读

赛灵思的DDR IP手册ug586翻译和学习（6）第六章 DDR3 SDRAM设计准则

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR3 SDRAM设计的design gui...

评分

等级-LV1-ChipDebug

3年前更新98次阅读

赛灵思的DDR IP手册ug586翻译和学习（5）第五章 Clocking使用方式

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（5）第五章 Clocking使用方式-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新104次阅读

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

+13

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新99次阅读

赛灵思的DDR IP手册ug586翻译和学习（3）第三章 Memory Controller 内存控制器模块

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是Memory Controller，也就是...

评分

等级-LV1-ChipDebug

3年前更新147次阅读

赛灵思的DDR IP手册ug586翻译和学习（2）第二章 AXI4 slave interface block AXI4从设备接口模块

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是AXI4 Slave Interface Block...

评分

等级-LV1-ChipDebug

3年前更新35次阅读

赛灵思的DDR IP手册ug586翻译和学习（1）第一章 User interface block UI模块

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（1）第一章 User interface block UI模块-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新14次阅读

最全科普FPGA技术知识

FPGA 是可以先购买再设计的“万能”芯片。FPGA （Field Programmable Gate Array）现场可编程门阵列，是在硅片上预先设计实...

最全科普FPGA技术知识-ChipDebug

最全科普FPGA技术知识-ChipDebug

最全科普FPGA技术知识-ChipDebug

+12

最全科普FPGA技术知识-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新16次阅读

FPGA芯片需求高涨！国内原厂如何布局？

本文为专访京微齐力（北京）科技有限公司（以下简称：京微齐力）BD总监张伟平的实录。京微齐力是国内最早进入自主研发、规模...

FPGA芯片需求高涨！国内原厂如何布局？-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新10次阅读

莱迪思即将举办线上发布会推出全新Avant™中端FPGA平台

莱迪思半导体近日宣布将于2022年12月6日（星期二）举办的线上全球发布会中推出全新低功耗中端FPGA平台Lattice Avant™。Lattice ...

莱迪思即将举办线上发布会推出全新Avant™中端FPGA平台-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3年前更新4次阅读

揭秘美国半导体竞争力：年研发投入502亿美元，撑起全球市场半壁江山

2022年，全球半导体行业销售额预计超过6180亿美元。芯东西11月24日消息，上周，美国半导体行业协会（SIA）发布32页半导体行业报...

揭秘美国半导体竞争力：年研发投入502亿美元，撑起全球市场半壁江山-ChipDebug

揭秘美国半导体竞争力：年研发投入502亿美元，撑起全球市场半壁江山-ChipDebug

揭秘美国半导体竞争力：年研发投入502亿美元，撑起全球市场半壁江山-ChipDebug

+8

揭秘美国半导体竞争力：年研发投入502亿美元，撑起全球市场半壁江山-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新56次阅读

使用分立元件手工实现NE555芯片的制作

相信很多小伙伴在上学的时候，都学过《数字电子技术》这门专业基础课。而在这里面，有一个非常经典的芯片，那就是555定时器。记...

使用分立元件手工实现NE555芯片的制作-ChipDebug

使用分立元件手工实现NE555芯片的制作-ChipDebug

使用分立元件手工实现NE555芯片的制作-ChipDebug

+21

使用分立元件手工实现NE555芯片的制作-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新17次阅读

理解Vitis HLS默认行为

相比于Vivado HLS，Vitis HLS更加智能化，这体现在Vitis HLS可以自动探测C/C++代码中可并行执行地部分而无需人工干预添加pragma...

理解Vitis HLS默认行为-ChipDebug

理解Vitis HLS默认行为-ChipDebug

理解Vitis HLS默认行为-ChipDebug

+3

理解Vitis HLS默认行为-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新27次阅读

如何提高FPGA的工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工...

FPGA常见问题

评分

等级-LV1-ChipDebug

2年前更新37次阅读

Altera FPGA／CPLD设计基础篇高级篇(第2版）及光盘下载

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

3年前更新35次阅读

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？

最近几年，FPGA这个概念越来越多地出现。例如，比特币挖矿，就有使用基于FPGA的矿机。还有，之前微软表示，将在数据中心里，使用...

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

+26

【FPGA】相比CPU、GPU、ASIC，FPGA还有没有生命力？-ChipDebug

FPGA新闻资讯

1

等级-LV2-ChipDebug

1年前更新973次阅读

Synopsys Cadence 最新EDA软件分享，含VCS DC DVE Verdi Spyglass Hspice ICC2 PT Libcompiler Synplify Coretools Fm indago XCELIUMMAIN INNOVUS 等

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

1

等级-LV2-ChipDebug

2年前更新19次阅读

AMD发布Xilinx FPGA芯片涨价函，最高涨25%！

1、供应链称AMD已通知涨价11月22日业界消息传出，AMD向经销商发送了一封涨价函。来源：供应链从文件内容来看，AMD在通知中表示...

AMD发布Xilinx FPGA芯片涨价函，最高涨25%！-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新19次阅读

在配置FPGA器件时的常见问题及其解决方法

FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新28次阅读

一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间

作者：Ivy Guo，AMD 赛灵思开发者
MultiBoot是FPGA远程更新配置文件时一种非常普遍的应用 ——为了确保安全，我们通常需要安排一...

一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间-ChipDebug

一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间-ChipDebug

一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新5次阅读

解析丨英特尔® Agilex™ D系列FPGA和SoC适用于中端FPGA应用

在硅谷举办的英特尔 On 技术创新峰会上，英特尔宣布推出英特尔® Agilex™ D 系列 FPGA 和 SoC。这些产品非常适合需要更高性能...

解析丨英特尔® Agilex™ D系列FPGA和SoC适用于中端FPGA应用-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

2年前更新2516次阅读

Synopsys2020及以上版本安装方法

该帖子部分内容已隐藏

7

等级-LV1-ChipDebug

2年前更新271次阅读

瑞芯微RV1126实现视频采集和人脸识别并进行显示

摘要：一个Linux人脸识别小项目，可以拿过来来练练手。使用瑞芯微RV1126核心板通过瑞芯微API进行视频采集并进行人脸识别，并输出...

瑞芯微RV1126实现视频采集和人脸识别并进行显示-ChipDebug

瑞芯微RV1126实现视频采集和人脸识别并进行显示-ChipDebug

瑞芯微RV1126实现视频采集和人脸识别并进行显示-ChipDebug

+38

瑞芯微RV1126实现视频采集和人脸识别并进行显示-ChipDebug

Rockchip-瑞芯微

评分

等级-LV1-ChipDebug

3年前发布44次阅读

提问verilog inout类型变量多分支赋值问题

在日常设计中常常遇见数据总线连接多个设备，比如数据总线共连接三个设备，在满足条件1时候读写设备1的数据，在满足条件2的时候，读写设备2的数据，在满足条件3时候，读写设备3数据。但是在顶层，如何连接数据总线则成了一个问题。
为了简化例程，我写了两...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新10次阅读

安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022

ICChina11月17-19日，第二十届中国国际半导体博览会（ICChina2022）在合肥滨湖国际会展中心顺利召开，安路科技携旗下硬核产品...

安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022-ChipDebug

安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022-ChipDebug

安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022-ChipDebug

+7

安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新11次阅读

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证

对于包含环视/自动泊车辅助（ APA ）系统的高级驾驶辅助系统（ ADAS ）、自动驾驶（ AD ），以及包含前置摄像头、激光雷达和毫米...

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

2年前更新89次阅读

Vivado里如何使用模糊性的位置约束？

提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之，我们确定的Pblock...

评分

等级-LV1-ChipDebug

3年前更新4次阅读

2022英特尔® FPGA中国技术周——11月18日网络日

11月14日至18日，2022英特尔® FPGA中国技术周（IFTD）将与全球各市场同步线上举办，来自国内外的技术专家将在五天的时间里，从...

2022英特尔® FPGA中国技术周——11月18日网络日-ChipDebug

FPGA新闻资讯

评分

上一页 1…41 424344 45…1065 下一页跳转