SOC FPGA论坛首页-ChipDebug-第4页

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XL_易灵思FPGA

等级-LV2-ChipDebug

9个月前发布9次阅读

shutdown command invoked

shutdown command invoked-ChipDebug

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

9个月前发布163次阅读

Efinity软件

通过网盘分享的文件：efinity-2025.1.110-windows-x64-pgm.msi等2个文件链接: https://pan.baidu.com/s/1kIHBo-Pwcb6yT0J8062CwQ 提取码: mcr6 --来自百度网盘超级会员v6的分享相关安装包通过网盘分享的文件：jre-8u381-windows-x64.exe等5个文件链接: ...

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

9个月前更新33次阅读

riscv-none-embed/bin/ld.exe: cannot open linker script file : No such file or directory

客户在使用tj375时遇到，tj375其他工程的makefile里有个default.ld文件，复制过来编译可以过了

riscv-none-embed/bin/ld.exe:
cannot open linker script file : No such file or directory-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

9个月前发布53次阅读

fpga为什么IO 换一个约束引脚，绕线失败

请教一下前辈，1.FPGA为什么换一个线就绕线失败当前资源占用：swd 下载口引出在1.8v的IO上，想换一个3.3V的引脚，结果发现只修改...

fpga为什么IO 换一个约束引脚，绕线失败-ChipDebug

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等级-LV1-ChipDebug

9个月前更新52次阅读

提问安路 PH1 LVDS rx 应该如何使用与调试？

目前给的LVDS rx 为一个源码模块，但是我收到前端数据解码点屏画面会闪烁黑色，但是没有相关调试经验，请问大家是如何调试这部...

安路 PH1 LVDS rx 应该如何使用与调试？-ChipDebug

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等级-LV1-ChipDebug

9个月前发布37次阅读

BRAM IP 复位信号无效

经过测试发现BRAM IP通过复位口一键复位没有效果，一开始以为是复位高电平时间过短，就持续了十几个周期，也没有复位，只能通过写0来复位。对接的代理技术支持说复位口确实无法复位，和ram的架构有关系，那如果BRAM会这样，那其余memory IP会不会也有相同的问...

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

9个月前发布42次阅读

Internal error Fail to run Efinity Programmer

Detected general exception: The device has no langid (permission issue,no string descriptors supported or device error)...

Internal error Fail to run Efinity Programmer-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

10个月前更新54次阅读

提问安路自定义IP打包

请教下各位，我现在用的是6.0.3版本的TD，已经取消了在生成IP核时候的IP SIM选项，只能选择IP，那怎么仿真呢？还有就是我的源文...

安路自定义IP打包-ChipDebug

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等级-LV1-ChipDebug

10个月前发布63次阅读

提问AL-LINK驱动安装失败

我重启了电脑和设置BIOS中的“Secure Boot”为disable均无法安装驱动，怎么解决？我的驱动目录和网站上教程不一样（补充：Potato...

AL-LINK驱动安装失败-ChipDebug

AL-LINK驱动安装失败-ChipDebug

AL-LINK驱动安装失败-ChipDebug

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等级-LV2-ChipDebug

10个月前更新15次阅读

undefined reference to ‘trap_entry’

客户新建的工程，报undefined reference to 'trap_entry'，这是因为程序中调用了trap_entry，但是在makefile中缺少 “${STAND...

undefined reference to 'trap_entry'-ChipDebug

undefined reference to 'trap_entry'-ChipDebug

undefined reference to 'trap_entry'-ChipDebug

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等级-LV1-ChipDebug

10个月前发布23次阅读

求助！自定义IP核无法再次修改

在调试一个自定义IP核，发现对IP核工程里的.v源文件做的修改无效。排查后发现是顶层工程会复制一份源文件到.gen目录里，架空了原本的源文件。好比我的自定义IP核里的源文件是LOGIC.v，顶层工程在导入IP时会复制一个LOGIC1.v来并以此为准，对LOGIC.v的修改并不...

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等级-LV1-ChipDebug

10个月前更新69次阅读

提问高云和modelsim联合仿真

高云云原软件上编写玩测试文件后到modelsim中仿真，编译全都通过了，但是出不来波形，有工程师遇到类似情况吗？如何解决的呢？

高云和modelsim联合仿真-ChipDebug

高云和modelsim联合仿真-ChipDebug

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等级-LV1-ChipDebug

7个月前更新63次阅读

老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数

在单片机开发中，数据存储是一个绕不开的话题。EEPROM因其非易失性存储特性，常用于保存配置参数等数据。然而，EEPROM的擦写次数...

老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数-ChipDebug

老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数-ChipDebug

老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数-ChipDebug

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老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数-ChipDebug

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10个月前发布135次阅读

电机驱动板发烫严重怎么办？一份大厂PCB布局指南参考

作者：Pete Millett, Technical Marketing Engineer, Monolithic Power Systems，翻译：Toffee Jia，来源：MPS电机驱动 IC 传递...

电机驱动板发烫严重怎么办？一份大厂PCB布局指南参考-ChipDebug

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等级-LV1-ChipDebug

10个月前发布167次阅读

万众期待！同学，你要的AD PCB带原生线路敷铜渲染教程来了！

作者：程世辉，排版整理：晓宇
微信公众号：芯片之家（ID：chiphome-dy）
首先来个开场白，很荣幸收到芯片之家的邀请写下了我人...

万众期待！同学，你要的AD PCB带原生线路敷铜渲染教程来了！-ChipDebug

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10个月前发布118次阅读

6层PCB设计翻车救星！堆叠布局+信号分析全攻略，速收藏！

小伙伴们最多设计过几层板？
常规的产品还是单面板双面板居多，涉及到体积小，带外置DDR，FLASH等或者Linux板卡的会到4层板，6层...

6层PCB设计翻车救星！堆叠布局+信号分析全攻略，速收藏！-ChipDebug

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10个月前发布43次阅读

已解决modelsim调用安路仿真，报错这个

modelsim调用安路仿真，报错这个

modelsim调用安路仿真，报错这个-ChipDebug

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等级-LV2-ChipDebug

10个月前更新131次阅读

RV-LINK：JTAG 接口和时序

RV-LINK：JTAG 接口和时序JTAG 接口和时序在 IEEE 1149.1 中定义，可以在 CSDN 下载站搜索下载。接口引脚作用TCK时钟，上升沿捕...

RV-LINK：JTAG 接口和时序-ChipDebug

RV-LINK：JTAG 接口和时序-ChipDebug

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等级-LV2-ChipDebug

10个月前更新894次阅读

【Cadence】从嘉立创导出封装到Allegro

所需工具软件：
Altium Designer 18 ； Cadence 16.6 ；立创EDA.
操作步骤（嘉立创–>Altium Designer–>Cadence）
1.立...

【Cadence】从嘉立创导出封装到Allegro-ChipDebug

【Cadence】从嘉立创导出封装到Allegro-ChipDebug

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10个月前发布23次阅读

RISCV – PermissionError

把客户的压缩文件A_test2025_0630.zip压缩文件到soc 的software\standalone目录下，再次生成riscv IP的时候会报上面的错误。把A_...

RISCV - PermissionError-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

10个月前发布31次阅读

自定义Qt/Embedded Linux

Qt/Embedded Linux简介
Qt/Embedded Linux是专为嵌入式Linux设备优化的Qt版本，它提供了完整的图形用户界面解决方案，具有以下特点：轻量级设计，适合资源受限环境可直接访问帧缓冲(Framebuffer)，无需X Window系统高度可配置，可裁剪不需要的功能支持...

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等级-LV2-ChipDebug

11个月前发布271次阅读

EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具

前言
最近发现了一款非常强大的 EDA 开发工具，它甚至有些颠覆我对RTL开发Flow的认知。国产EDA 工具能达到这样的水准，实在令人...

EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具-ChipDebug

EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具-ChipDebug

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11个月前发布36次阅读

提问mcp41XXX调试，CS引脚无法拉低

XDC:set_property -dict {PACKAGE_PIN AP10 IOSTANDARD LVCMOS33} [get_ports mcp41_cs_n] set_property -dict {PACKAGE_PIN AL10 IOSTANDARD LVCMOS33} [get_ports mcp41_sclk] set_property -dict {PACKAGE_PIN AM10 IOSTANDARD LVCMOS33} [get_ports mcp41...

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等级-LV1-ChipDebug

11个月前更新30次阅读

提问Lattice PCS IP核回环失败

刚开始熟悉Lattice Diamond开发环境，在做一个serdes的回环测试，现象是信号检测信号rx_los_low_ch一直为1，comma对齐标识信号ls...

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

11个月前发布135次阅读

OrCAD Capture导出BOM可以区分空贴的方法

介绍一种新的导出BOM方法，新方法有个好处：原理图可根据symbol颜色直接看出哪些物料是空贴即DNS的，如下图灰色symbol，检查原理...

OrCAD Capture导出BOM可以区分空贴的方法-ChipDebug

OrCAD Capture导出BOM可以区分空贴的方法-ChipDebug

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等级-LV4-ChipDebug

11个月前更新92次阅读

精orcad capture CIS 修改整体或个别元件的色彩

整体元件的色彩修改方法如下：要像下图这样更改个别元件的色彩方法如下：

orcad capture CIS 修改整体或个别元件的色彩-ChipDebug

orcad capture CIS 修改整体或个别元件的色彩-ChipDebug

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等级-LV2-ChipDebug

11个月前更新173次阅读

精制作Orcad的变种BOM(Variant BOM)

通常在Orcad中画的原理图并不只是用于一款产品。例如一个控制器原理图，可能对应着许多款子产品线，而这些子产品线之...

制作Orcad的变种BOM(Variant BOM)-ChipDebug

制作Orcad的变种BOM(Variant BOM)-ChipDebug

制作Orcad的变种BOM(Variant BOM)-ChipDebug

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等级-LV2-ChipDebug

11个月前发布71次阅读

借助RocketChip快速获取Verilog代码（1）

借助RocketChip快速获取Verilog代码（1）
前情提要，本内容假设你已经初步了解了Chisel HDL编程语言。
一、什么是RocketChip
RocketChip是一个开源的、可扩展的、使用Chisel硬件构建语言设计的System-on-a-chip（SoC）生成器。它提供了一种快速生成定制的SoC...

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等级-LV2-ChipDebug

11个月前更新34次阅读

借助RocketChip快速获取Verilog代码（2）

一、找到源代码的定义MultiWidthFifo的源代码定义如下：class MultiWidthFifo(inW: Int, outW: Int, n: Int) extends Module { v...

借助RocketChip快速获取Verilog代码（2）-ChipDebug

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等级-LV2-ChipDebug

11个月前发布42次阅读

还在手动连接Verilog代码连线？快试试这个吧（3）

emacs在小型模块仿真中的使用技巧
相信很多人都有这种经历——想对某一个模块进行一些简单的仿真测试，但是这个模块端口很多，写一个tb文件的话工作量很大，这时候就可以使用emacs来快速生成仿真环境。
我们的需求如下： • 为待测试的模块的所有INPUT生成re...

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