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qzxqq
11个月前发布
56次阅读
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Potato PIE V4.3 摄像头无图像输出
HDMI
开发板在没有烧录第18个例程（显示摄像头图像）前，测得R31处的时钟为10Mhz，但是烧录了第18个例程后，R31处的时钟变成只有2.5 ~...
Anlogic-安路
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15124424980
11个月前发布
56次阅读
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EDA和fpga的区别
简单来说，EDA是“工具”，而FPGA是“材料”。用一个比喻来理解：EDA 就像是建筑师和工程师使用的一整套设计软件和工具（如AutoCAD, Photoshop, 结构仿真软件等）。FPGA 就像是一块可塑性极强的万能建材（比如乐高积木），你可以用它来搭建出房子、汽车、机...
Xilinx-AMD
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xiemenga11
9个月前更新
90次阅读
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FPGA基础：一文吃透CRC算法（上）
前言在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成...
Anlogic-安路
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xiemenga11
9个月前更新
70次阅读
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FPGA基础：一文吃透CRC算法（下）——CRC硬件加速原理深度解析
前言在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成...
Anlogic-安路
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XL_易灵思FPGA
11个月前发布
9次阅读
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shutdown command invoked
重启电脑
易灵思(Elitestek)
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XL_易灵思FPGA
11个月前发布
167次阅读
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Efinity软件
通过网盘分享的文件：efinity-2025.1.110-windows-x64-pgm.msi等2个文件链接: https://pan.baidu.com/s/1kIHBo-Pwcb6yT0J8062CwQ 提取码: mcr6 --来自百度网盘超级会员v6的分享 相关安装包通过网盘分享的文件：jre-8u381-windows-x64.exe等5个文件链接: ...
易灵思(Elitestek)
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XL_易灵思FPGA
11个月前更新
33次阅读
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riscv-none-embed/bin/ld.exe: cannot open linker script file : No such file or directory
客户在使用tj375时遇到，tj375其他工程的makefile里有个default.ld文件，复制过来编译可以过了
易灵思(Elitestek)
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sunnyyyyy
11个月前发布
58次阅读
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fpga为什么IO 换一个约束引脚，绕线失败
请教一下前辈，1.FPGA为什么换一个线就绕线失败当前资源占用：swd 下载口引出在1.8v的IO上，想换一个3.3V的引脚，结果发现只修改...
Xilinx-AMD
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龙美梁
11个月前更新
56次阅读
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提问
安路 PH1 LVDS rx 应该如何使用与调试？
目前给的LVDS rx 为 一个源码模块，但是我收到前端数据解码点屏画面会闪烁黑色，但是没有相关调试经验，请问大家是如何调试这部...
Anlogic-安路
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Gui San
11个月前发布
39次阅读
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BRAM IP 复位信号无效
经过测试发现BRAM IP通过复位口一键复位没有效果，一开始以为是复位高电平时间过短，就持续了十几个周期，也没有复位，只能通过写0来复位。对接的代理技术支持说复位口确实无法复位，和ram的架构有关系，那如果BRAM会这样，那其余memory IP会不会也有相同的问...
易灵思(Elitestek)
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XL_易灵思FPGA
11个月前发布
42次阅读
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Internal error Fail to run Efinity Programmer
Detected general exception: The device has no langid (permission issue,no string descriptors supported or device error)...
易灵思(Elitestek)
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Apex
12个月前更新
54次阅读
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提问
安路自定义IP打包
请教下各位，我现在用的是6.0.3版本的TD，已经取消了在生成IP核时候的IP SIM选项，只能选择IP，那怎么仿真呢？还有就是我的源文...
Anlogic-安路
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qzxqq
12个月前发布
68次阅读
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提问
AL-LINK驱动安装失败
我重启了电脑和设置BIOS中的“Secure Boot”为disable均无法安装驱动，怎么解决？我的驱动目录和网站上教程不一样（补充：Potato...
Anlogic-安路
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XL_易灵思FPGA
12个月前更新
15次阅读
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undefined reference to ‘trap_entry’
客户新建的工程，报undefined reference to 'trap_entry'，这是因为程序中调用了trap_entry，但是在makefile中缺少 “${STAND...
易灵思(Elitestek)
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大山雀
12个月前发布
23次阅读
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求助！自定义IP核无法再次修改
在调试一个自定义IP核，发现对IP核工程里的.v源文件做的修改无效。排查后发现是顶层工程会复制一份源文件到.gen目录里，架空了原本的源文件。好比我的自定义IP核里的源文件是LOGIC.v，顶层工程在导入IP时会复制一个LOGIC1.v来并以此为准，对LOGIC.v的修改并不...
Xilinx-AMD
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zzzz@
12个月前更新
73次阅读
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提问
高云和modelsim联合仿真
高云云原软件上编写玩测试文件后到modelsim中仿真，编译全都通过了，但是出不来波形，有工程师遇到类似情况吗？如何解决的呢？
Gowin-高云
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fpgaFans, fpgaFans
9个月前更新
65次阅读
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老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数
在单片机开发中，数据存储是一个绕不开的话题。EEPROM因其非易失性存储特性，常用于保存配置参数等数据。然而，EEPROM的擦写次数...
+1
Anlogic-安路
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fpgaFans, fpgaFans
12个月前发布
144次阅读
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电机驱动板发烫严重怎么办？一份大厂PCB布局指南参考
作者：Pete Millett, Technical Marketing Engineer, Monolithic Power Systems，翻译：Toffee Jia，来源：MPS电机驱动 IC 传递...
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PCB设计
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fpgaFans, fpgaFans
12个月前发布
178次阅读
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万众期待！同学，你要的AD PCB带原生线路敷铜渲染教程来了！
作者：程世辉，排版整理：晓宇
微信公众号：芯片之家（ID：chiphome-dy）
首先来个开场白，很荣幸收到芯片之家的邀请写下了我人...
+33
PCB设计
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fpgaFans, fpgaFans
12个月前发布
123次阅读
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6层PCB设计翻车救星！堆叠布局+信号分析全攻略，速收藏！
小伙伴们最多设计过几层板？
常规的产品还是单面板双面板居多，涉及到体积小，带外置DDR，FLASH等或者Linux板卡的会到4层板，6层...
+8
PCB设计
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bengbeng
12个月前发布
43次阅读
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已解决
modelsim调用安路仿真，报错这个
modelsim调用安路仿真，报错这个
Anlogic-安路
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yinhk
12个月前更新
145次阅读
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RV-LINK：JTAG 接口和时序
RV-LINK：JTAG 接口和时序JTAG 接口和时序在 IEEE 1149.1 中定义，可以在 CSDN 下载站 搜索下载。接口引脚作用TCK时钟，上升沿捕...
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Anlogic-安路
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ii1397
1年前更新
933次阅读
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【Cadence】从嘉立创导出封装到Allegro
所需工具软件：
Altium Designer 18 ； Cadence 16.6 ； 立创EDA.
操作步骤 （嘉立创–>Altium Designer–>Cadence）
1.立...
+5
PCB设计
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XL_易灵思FPGA
1年前发布
24次阅读
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RISCV – PermissionError
把客户的压缩文件A_test2025_0630.zip压缩文件到soc 的software\standalone目录下，再次生成riscv IP的时候会报上面的错误。把A_...
易灵思(Elitestek)
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showkevin
1年前发布
32次阅读
关注
自定义Qt/Embedded Linux
Qt/Embedded Linux简介
Qt/Embedded Linux是专为嵌入式Linux设备优化的Qt版本，它提供了完整的图形用户界面解决方案，具有以下特点： 轻量级设计，适合资源受限环境 可直接访问帧缓冲(Framebuffer)，无需X Window系统 高度可配置，可裁剪不需要的功能 支持...
Anlogic-安路
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wanakaka
1年前发布
277次阅读
关注
EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具
前言
最近发现了一款非常强大的 EDA 开发工具，它甚至有些颠覆我对RTL开发Flow的认知。国产EDA 工具能达到这样的水准，实在令人...
+19
Anlogic-安路
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kidma666
1年前发布
36次阅读
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提问
mcp41XXX调试，CS引脚无法拉低
XDC:set_property -dict {PACKAGE_PIN AP10 IOSTANDARD LVCMOS33} [get_ports mcp41_cs_n] set_property -dict {PACKAGE_PIN AL10 IOSTANDARD LVCMOS33} [get_ports mcp41_sclk] set_property -dict {PACKAGE_PIN AM10 IOSTANDARD LVCMOS33} [get_ports mcp41...
Xilinx-AMD
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陈本布衣
1年前更新
32次阅读
关注
提问
Lattice PCS IP核回环失败
刚开始熟悉Lattice Diamond开发环境，在做一个serdes的回环测试，现象是信号检测信号rx_los_low_ch一直为1，comma对齐标识信号ls...
Lattice-莱迪斯
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Shurlormes
1年前发布
146次阅读
关注
OrCAD Capture导出BOM可以区分空贴的方法
介绍一种新的导出BOM方法，新方法有个好处：原理图可根据symbol颜色直接看出哪些物料是空贴即DNS的，如下图灰色symbol，检查原理...
+20
PCB设计
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chipdebug
1年前更新
100次阅读
关注
精
orcad capture CIS 修改整体或个别元件的色彩
整体元件的色彩修改方法如下：要像下图这样更改个别元件的色彩方法如下：
PCB设计
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