SOC FPGA论坛首页-ChipDebug-第3页

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XL_易灵思FPGA

等级-LV2-ChipDebug

1个月前更新3次阅读

怎样查看input/output delay是否生效

通过get_port命令查看接口。
get_ports *
以LVDS的输入输出为例
怎样去查看output delay set_output_delay -clock hdmi_rx_sl...

怎样查看input/output delay是否生效-ChipDebug

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怎样查看input/output delay是否生效-ChipDebug

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怎样查看input/output delay是否生效-ChipDebug

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1个月前更新48次阅读

Efinity优化策略

易灵思已经有专门的ppt把优化策略讲解完了。这里只是把操作再重新演示下，方便查阅用。
目前已经支持的优化选项如下图。其中为TI...

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

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1个月前更新58次阅读

时序约束实操

易灵思提供了相关时序约束的PPT，内容非常全面，但是我们还是发现很多客户在使用Efinity时，时序约束存在很多问题。
添加约束
添...

时序约束实操-ChipDebug

时序约束实操-ChipDebug

时序约束实操-ChipDebug

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时序约束实操-ChipDebug

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1个月前更新3次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

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常用时序约束使用说明-v1-ChipDebug

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1个月前更新5次阅读

逻辑布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定，从2022.2开始...

逻辑布线锁定-ChipDebug

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逻辑布线锁定-ChipDebug

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1个月前更新21次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...

常用时序约束使用说明-v1-ChipDebug

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常用时序约束使用说明-v1-ChipDebug

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1个月前更新26次阅读

逻辑布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定，从2022.2开始...

逻辑布线锁定-ChipDebug

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1个月前更新3次阅读

如何去掉sapphire soc默认的SPI0和UART0选项

软件支持版本：目前验证了2021.2和2022.1，之前的版本应该也可以支持，需要自己验证。
打开sapphire soc，UART0和SPI0默认是勾选...

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

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1个月前更新4次阅读

RISCV soft JTAG调试_v1.1

因为目前软件的限制，RISCV的逻辑不能同时共用JTAG，所以如果想要同时去调试逻辑和RISCV的话，可以通过RISCV的soft Jtag来实现。...

RISCV soft JTAG调试_v1.1-ChipDebug

RISCV soft JTAG调试_v1.1-ChipDebug

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1个月前更新7次阅读

RISCV的中断处理

中断操作三个步骤：
1、中断初始化
void intr_init(){
//configure PLIC

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1个月前更新18次阅读

易灵思SOC onchip RAM初始化

最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不使用外部存储而是使用片上RAM的话，文档上似乎...

易灵思SOC onchip RAM初始化-ChipDebug

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1个月前更新5次阅读

SOC GPIO操作

sapphire Soc提供了两个GPIO组每组有4个GPIO，定义为GPIO[3:0]，其中只有GPIO[1:0]可以支持中断。
中断
在程序中打开了GPIO0的中...

SOC GPIO操作-ChipDebug

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1个月前更新157次阅读

Efinity RISC-V IDE入门使用-4

一、Efinity工程
io_memoryClk是与存储器接口共用的时钟，需要连接正确。
UART
由于钛金系列是有片上晶振的，所以有些客户可能会...

Efinity RISC-V IDE入门使用-4-ChipDebug

Efinity RISC-V IDE入门使用-4-ChipDebug

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1个月前更新51次阅读

RISCV 操作常见问题集 – v5

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。
（2）clean Project时提示rm: can't remove 'build/d...

RISCV 操作常见问题集 - v5-ChipDebug

RISCV 操作常见问题集 - v5-ChipDebug

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1个月前更新4次阅读

RISC V的I2C操作

接口处理
top接口
output system_i2c_0_io_sda_writeEnable,
output system_i2c_0_io_sda_write,

RISC V的I2C操作-ChipDebug

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1个月前更新20次阅读

易灵思Jtag_bridge_loader生成-v2

Efinity版本：2023.1及以前版本。
易灵思器通过jtag bridge烧写flash时需要自己生成一个jtage birdge文件。jtage bridge 工程的...

易灵思Jtag_bridge_loader生成-v2-ChipDebug

易灵思Jtag_bridge_loader生成-v2-ChipDebug

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通过TCL添加IO分配

如果要分配的IO比较多，也可以通过TCL来添加 IO分配。在interface界面通过Export Design和import Design来导出导入isf约束。
通...

通过TCL添加IO分配-ChipDebug

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1个月前更新10次阅读

易灵思的时钟网络问题

我们以T20F256为例来做一个实验。
我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。
Unr...

易灵思的时钟网络问题-ChipDebug

易灵思的时钟网络问题-ChipDebug

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1个月前更新40次阅读

Efinity编译生成文件使用指导-v1

（1）查看综合后的原语
在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里...

Efinity编译生成文件使用指导-v1-ChipDebug

Efinity编译生成文件使用指导-v1-ChipDebug

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1个月前更新44次阅读

Efinity debuger常见问题总结-v2

(1)UUID mismatch
Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时...

Efinity debuger常见问题总结-v2-ChipDebug

Efinity debuger常见问题总结-v2-ChipDebug

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1个月前更新2次阅读

易灵思Trion FPGA PS配置模式–update(6)

准备工作
PS模式首先要把Bitstream Generation中的
（1）JTAG模式选择为Passive
（2）根据PS的位宽选择相应的Programming Mode.

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

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1个月前更新70次阅读

programmer下载常见问题总结-v4

（0）连接下载器之后什么也读不出来
说明：一般为驱动没有安装，在device manger里面查看是否有libusbK
（1）打开Programmer异...

programmer下载常见问题总结-v4-ChipDebug

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1个月前更新33次阅读

易灵思内部重配置实现远程更新 -v1

除通过外部多功能IO来选择之外，易灵思通过内部重配置实现远程更新操作也非常简单。（1）使能内部重配置接口1、在interface De...

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思内部重配置实现远程更新 -v1-ChipDebug

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1个月前更新163次阅读

Efinity入门使用-v7

一、软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...

Efinity入门使用-v7-ChipDebug

Efinity入门使用-v7-ChipDebug

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1个月前更新19次阅读

FPGA开发红外热成像仪的基本原理

什么是红外热成像仪？红外热成像仪是一种利用红外辐射检测和成像的设备，可以显示物体的温度分布。它通过捕捉不同温度物体发出的...

FPGA开发红外热成像仪的基本原理-ChipDebug

FPGA开发红外热成像仪的基本原理-ChipDebug

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1个月前发布6次阅读

ERAM .CWC 出错

安路 EF2 中的ERAM 例程加载CWC文件报错。新建CWC文件编译时也出错闪退。请支持下，请给个ERAM Chip_watch案例，谢谢！

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1个月前发布39次阅读

时序约束问题

我的时序报告里面报告no clock 我这个信号是顶层的输入信号由外部驱动的呀，为什么还要时钟？

时序约束问题-ChipDebug

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1个月前更新7次阅读

stderr “java”不是内部或外部命令

安装java8，完成后软件重启java8链接如下：https://www.java.com/en/download/manual.jsp

stderr "java"不是内部或外部命令-ChipDebug

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1个月前发布40次阅读

Cadence Allegro 如何修改板框大小

1.PCB在画制的时候，如果没有很硬性的确定板子的大小，一般在初期都会设置的大一些，布完局在修改PCB板框的大小2.在Allegro中，...

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

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1个月前发布23次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box 找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是...

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