SOC FPGA论坛首页-ChipDebug-第4页

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7年前发布75次阅读

如何使用英特尔®Quartus®Prime编程器更改USB-Blaster的TCK频率？

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等级-LV1-ChipDebug

3年前更新50次阅读

FPGA数字IO如何实现DAC功能

方波时域与频域假设方波频率为f0。横轴谐波次数为0的柱状图代表直流分量的幅值，也就是方波的平均电压（与占空比有关）...

FPGA数字IO如何实现DAC功能-ChipDebug

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FPGA常见问题

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等级-LV4-ChipDebug

2年前更新196次阅读

使用FPGA实现Sigma-Delta ADC 论文源码免费分享

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FPGA开源项目

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2年前更新151次阅读

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）

01TMDS编码规则
TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码...

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

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FPGA常见问题

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1年前发布171次阅读

已解决关于MCU模拟JTAG下载aje格式文件失败问题

PCIe 一、AJE2JTAG文档CLK时序描述1、1.6.2.2 延时校准章节描述该章节描述TCK进行校验，开启RUNTEST_CALIBRATION后，是为了验证Anl...

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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等级-LV4-ChipDebug

3年前更新150次阅读

GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

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AllwinnerTechnology-全志

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等级-LV1-ChipDebug

4个月前发布21次阅读

提问mcp41XXX调试，CS引脚无法拉低

XDC:set_property -dict {PACKAGE_PIN AP10 IOSTANDARD LVCMOS33} [get_ports mcp41_cs_n] set_property -dict {PACKAGE_PIN AL10 IOSTANDARD LVCMOS33} [get_ports mcp41_sclk] set_property -dict {PACKAGE_PIN AM10 IOSTANDARD LVCMOS33} [get_ports mcp41...

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等级-LV1-ChipDebug

8个月前发布103次阅读

AXI4总线互联模块源码

最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...

FPGA开源项目

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等级-LV1-ChipDebug

6年前发布575次阅读

LATTICE diamond deployment如何将bit或者mcs文件转为CPU能解析bin文件？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

12个月前发布45次阅读

提问想请问下有没有不使用ip核编写rom的资料？

ip核被ban了用不了，找了好久没有不用ip核编写rom的资料，想来求助下各位佬有没有相关资料。

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等级-LV1-ChipDebug

3年前更新545次阅读

Lattice ecp5 SerDes接收异常怎么解决？

目前有个项目需要Lattice ecp5 （型号：LFE5UM-25-6MG285C）与 Xilinx k7之间通过两路SerDes进行通信，从ecp5发送到k7端是两路1....

Lattice ecp5 SerDes接收异常怎么解决？-ChipDebug

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Lattice-莱迪斯

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等级-LV2-ChipDebug

3年前更新593次阅读

精国产FPGA MIPI 开发教程系列(1)

anlogic MIPI介绍D-PHY种的PHY是物理层（Physical）的意思，那么D是什么意思呢？在MIPI D-PHY的文档中有提到过，D-PHY的最初版本的设计目标是500Mbits/s，而D是罗马数字（拉丁文数字）中500 。同理C和M分别是罗马数字中的100和1000，也就是C-PHY和M-PHY中C和M...

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等级-LV1-ChipDebug

2年前更新271次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

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FPGA开源项目

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等级-LV4-ChipDebug

1年前更新376次阅读

可以在各种FPGA上运行的开源逻辑分析仪

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FPGA开源项目

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7年前发布17次阅读

当CMD19正在进行时，Zynq-7000 SoC，SDIO – CMD13未正确处理

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等级-LV2-ChipDebug

7年前发布972次阅读

在用Lattice Diamond 3.1软件过程中，遇到Synthesis exit by 9. Done: error code 9 怎么解决？

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Lattice-莱迪斯

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2年前更新111次阅读

FPGA实现电机霍尔编码器模块

一. 简介
想要知道直流电机的转速，就需要用到编码器，常用的编码器有霍尔和光电两种，但是光电编码器比较贵(性能好于霍尔)，所...

FPGA实现电机霍尔编码器模块-ChipDebug

FPGA实现电机霍尔编码器模块-ChipDebug

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1年前更新1029次阅读

Synopsys Cadence 最新EDA软件分享，含VCS DC DVE Verdi Spyglass Hspice ICC2 PT Libcompiler Synplify Coretools Fm indago XCELIUMMAIN INNOVUS 等

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7年前发布25次阅读

13.4 XST – 在综合期间错误地给出了“错误：HDLCompiler：1128”

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等级-LV1-ChipDebug

7年前发布16次阅读

在哪里可以下载Altera FMC环回子板的Schematic？

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等级-LV4-ChipDebug

3年前更新3608次阅读

精为什么verilog 仿真输出都是红线

经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助大家一点点分析代码，因为红线在仿真器中代表不确定态，而不确定态的成因是多种多样的。但是看过了无数新人案例后我发现，其实新人出现这种问题的...

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等级-LV2-ChipDebug

1年前发布35次阅读

emmc总线协议

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2年前更新5607次阅读

全网最全的quartus破解器收集含专业版

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7年前发布62次阅读

用于Kintex-7 FPGA用户指南v1.1（UG810）的KC705评估板 – 表1-14中SFP_RS1板连接不正确

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2年前更新1753次阅读

精分享一大波FPGA技术论文及代码

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等级-LV1-ChipDebug

2年前更新92次阅读

FPGA使用pwm波控制电机附带检测转速

一、任务解析
1.基础部分：
任务要求：
a．速度调节：设计输入电路，实现电机转数设定（10进制显示）。

FPGA使用pwm波控制电机附带检测转速-ChipDebug

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等级-LV3-ChipDebug

2个月前更新2804次阅读

TD最新版工具和license下载链接及软件安装（包括TD4/5）

对于TD4和TD5是两个分支，并不是说TD4就一定比TD5旧，TD4也一直在更新。如果是用我们的开发板，对于EF2/EF3/EG4我们首推的是TD4的最新版，TD4体积小编译快，不占资源，尤其对于从MCU转过来的用户，一般电脑配置都比较低，TD4完全够用了。我们开发板例程是适配...

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等级-LV1-ChipDebug

5个月前发布44次阅读

提问请教如何解决使用clocking wizard生成时钟抖动很大

使用Zynq UltraScale+ ，ex_clk_in和ex_clk_out_200M都连接外部io BANK45 3.3V输入输出

请教如何解决使用clocking wizard生成时钟抖动很大-ChipDebug

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3年前更新443次阅读

Vivado HLS权威中文教程来了！

大家看翻译和审阅也知道这本书比较权威了吧，现在笔者免费分享《FPGA并行编程》，百度云链接如下：有人问c++什么教程比较好，配...

Vivado HLS权威中文教程来了！-ChipDebug

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等级-LV4-ChipDebug

3年前更新111次阅读

eSPI V1.0 协议文档

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