SOC FPGA论坛首页-ChipDebug-第57页

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4年前发布76次阅读

开源的可用于FPGA的usb 协议监听IP

这个IP核是一个 HS/FS USB2.0 分析器（USB 总线嗅探器）。该内核监控 UTMI 接口并通过 AXI-4 总线主接口将看到的流量记录到内存缓冲区。可以连续提取日志格式（连续捕获模式），或者当内存缓冲区已满时内核可以停止捕获（单次模式）。使用 AXI4-Lite 从接口执...

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4年前发布163次阅读

FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码

该组件允许将 DVI/HDMI 输出添加到您的 FPGA 项目中。IP 从外部 AXI-4 内存目标获取像素数据，并转换为适合从 FPGA 驱动 DVI 或 ...

FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码-ChipDebug

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3年前更新239次阅读

FPGA实现USB转UART串口的开源代码

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4年前更新40次阅读

FPGA实现MMC（和衍生标准）主机控制器的开源代码

进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...

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4年前发布13次阅读

VIVADO如何实现对一个波形信号进行差分鉴频？

求大神解答

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4年前更新208次阅读

差分曼彻斯特编码解码的FPGA实现

简介在当今高度集成的系统中，降噪是电路板设计人员的重中之重。带有嵌入式时钟的串行传输数据可以显着减少数据走线，并且无需在...

差分曼彻斯特编码解码的FPGA实现-ChipDebug

差分曼彻斯特编码解码的FPGA实现-ChipDebug

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4年前更新27次阅读

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？

原作者：本站malong发布，建议malong把完整的手册发出来看看。使用海德汉光栅尺编码器（ENDAT2.2）测试绝对位置数据时，协议包...

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

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FPGA常见问题

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4年前更新214次阅读

FPGA实现曼彻斯特编码和解码

曼彻斯特编码是一种简单的编码方案，可将基本比特流转换为串行传输。这对于确保可以使用特定带宽进行数据传输非常有用，因为无论...

FPGA实现曼彻斯特编码和解码-ChipDebug

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4年前发布424次阅读

基于高云mipi显示方案介绍（二）

方案：gw1ns-4-cs49实现720p升1080p器件介绍：方案框架图：上述功能可以拆分为3大块即：mipi接收、图像处理、mipi发送，其中mi...

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4年前更新174次阅读

基于高云mipi显示方案介绍（一）

高云cpld在mipi显示屏上应用很广泛，可实现分辨率的转换如720p 2 1080p,mipi模式的转换如 command 2 video;后面将基于gw1n-4-cs4...

基于高云mipi显示方案介绍（一）-ChipDebug

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4年前更新187次阅读

基于EF2S45VG81C的MIPI方案(一）

最近在用安路的器件调一个案子，输入分辨率1280*1728@60(4lane)，输出分辨率1600*2160@(8lane)。需要用cpld来做一个升阶。cpld部...

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4年前更新217次阅读

FPGA上可以使用的开源USB-CDC 设备IP核 verilog源码分享

该组件是一个简单的 USB 外设接口（设备）实现，枚举为高速 (480Mbit/s) 或全速 (12Mbit/s) CDC-ACM 设备。该 IP 具有用于输入和输出数据的简单 FIFO 接口（有效、数据、接受），以及用于连接到 USB PHY 的 UTMI 接口。特征高速或全速 USB CDC 设备。硬件枚举...

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4年前更新61次阅读

分享个wishbone接口的HDLC 协议 VHDL源码

前面分享了一个HDLC协议源码https://chipdebug.com/forum-post/40912.html，这里再分享个wishbone接口的HDLC 协议 verilog 源码...

分享个wishbone接口的HDLC 协议 VHDL源码-ChipDebug

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4年前更新65次阅读

HDLC (High-level Data Link Control) VHDL 源码分享

HDLCHDLC（高级数据链路控制）是一组用于在点对点节点之间传输同步数据包的协议。在这个控制器中，数据被组织成帧。HDLC 协议位...

HDLC (High-level Data Link Control) VHDL 源码分享-ChipDebug

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4年前更新75次阅读

基于 FPGA 实现多路UART/SPI通信系统

第一部分设计概述 /Design Introduction本次的设计为多路UART/SPI通信系统，可以实现一对多的通信。系统可以运行在UART模式，也...

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4年前更新120次阅读

适用于xilinx FPGA的 FTDI FT245 同步异步 FIFO 桥接源码

FTDI FT245 同步/异步 FIFO 桥该组件提供了从 FTDI 异步或同步 FIFO 接口（例如在 FT245 或 FT2232 上找到）到 AXI4 主设备和 GPIO 接口的桥接。FT2232 等设备必须使用 FTDI 的 FT_PROG EEPROM 编程工具切换到 FIFO 模式。支持它的 FTDI 设备的异步和同步模式...

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2年前更新527次阅读

可以在各种FPGA上运行的开源逻辑分析仪

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3年前更新101次阅读

xilinx FPGA上可以使用的UART 转 AXI 调试桥接verilog源码

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4年前发布153次阅读

uriscv – 另一个开源的可在FPGA上运行的小型 RISC-V CPU verilog源码

简单、小型、多周期的 32 位 RISC-V CPU 实现。大多数指令需要 2 个周期，除了需要 4 个以上周期的加载/存储（取决于内存延迟）和最多可能需要 34 个周期的除法。特征32 位 RISC-V ISA CPU 内核。支持 RISC-V 的整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (R...

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4年前发布209次阅读

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码

iRISC-V - 32 位双发 RISC-V CPUGithub：http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码-ChipDebug

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4年前更新166次阅读

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试，并在 FPGA ...

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器-ChipDebug

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3年前更新110次阅读

xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码

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3年前更新217次阅读

FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码

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4年前发布37次阅读

diamond在spreadsheet 里我想把两个管脚对换，怎不成功?

在spreadsheet 里我想把两个管脚对换，怎不成功，例如 led0 和led1. 先把两个都clear 了，原来的led0 配led1 ，再原来的led1配l...

diamond在spreadsheet 里我想把两个管脚对换，怎不成功?-ChipDebug

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CCIX 协议规范简介

Cache Coherent Interconnect for Accelerators (CCIX) 是指由一个新的行业标准机构 – CCIX Consortium 开发的一组规范。CCIX...

CCIX 协议规范简介-ChipDebug

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寻找在武汉的精通FPGA的信号处理专家合作。

如题。朋友公司找合伙人，要求人在武汉，有意者请联系，或者帮忙推荐，感谢！

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基于 FPGA 及深度学习的人脸检测系统设计

第一部分设计概述1.1 设计目的新冠病毒的肆虐让整个 2020 年笼罩在恐慌之中，戴口罩成了人们外出必备的“新日常”。新冠病毒主...

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2年前更新189次阅读

基于FPGA的视频播放器

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FPGA上开源的高性能JPEG解码器verilog源代码免费分享

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4年前更新40次阅读

FPGA上的AXI-4接口的RAM Tester 测试 verilog源码

这是个用于在32位的AXI-4总线上进行内存性能读写测试的IP Core.它也能用于读写校验。访问是通过AXI-4突发操作完成的。简单用例如下：##################################################################
# run_ram_test: Write pattern to RAM array
######...

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