SOC FPGA论坛首页-ChipDebug-第7页

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等级-LV3-ChipDebug

1个月前更新13次阅读

Allegro更改过孔网络

1.打开pcb界面，点击logic--Assign Net to Via...在Options界面选择网络，然后点击需要更改的过孔。2.如果在logic里没找到Assi...

Allegro更改过孔网络-ChipDebug

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等级-LV3-ChipDebug

1个月前更新4次阅读

Allegro过孔打在焊盘上（via与pad重叠），如何显示DRC错误？

把same net DRC打开，过孔在焊盘上有DRC出现
Set>Constraints...>点击Physical(lines/vias)rule set栏中的set valuses...按钮，将pad/pad direct connect设置成not allowed;
Set>Constraints...>点击Physical(lines/vias)rule set栏中的set DRC m...

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等级-LV3-ChipDebug

1个月前更新11次阅读

Allegro如何检查过孔是否重叠的四种方法操作指导

Allegro如何检查过孔是否重叠的四种方法操作指导
Allegro可以检查过孔是否重叠，避免重孔的情况的出现，具体检查方法如下
一．非...

Allegro如何检查过孔是否重叠的四种方法操作指导-ChipDebug

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等级-LV3-ChipDebug

1个月前更新5次阅读

Allegro进行DRC检查如何定位坐标

1.进行DRC检查2.可以看到出问题的坐标，但是由于没有元器件，所以不知道具体位置在哪，可以先选择Add line，然后输入坐标即可定...

Allegro进行DRC检查如何定位坐标-ChipDebug

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等级-LV3-ChipDebug

1个月前更新9次阅读

Cadence Allegro16.6 PCB检查事项

在生成光绘文件之前，需要常规检查pcb板的相关事项目录1.检查器件是否全部放置完和连接是否全部连接。2.检查Dangling lines、Via...

Cadence Allegro16.6 PCB检查事项-ChipDebug

Cadence Allegro16.6 PCB检查事项-ChipDebug

Cadence Allegro16.6 PCB检查事项-ChipDebug

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等级-LV3-ChipDebug

1个月前更新9次阅读

Allegro删除shape void操作方法

Allegro删除shape void操作方法在lay板过程中，要修改已经画好的板卡，器件一直无法删除某中间层，提示无法删除，该层有shape vo...

Allegro删除shape void操作方法-ChipDebug

Allegro删除shape void操作方法-ChipDebug

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等级-LV3-ChipDebug

1个月前更新12次阅读

Allegro PCB中如何给单个焊盘添加十字花连接属性

**Allegro PCB中如何给单个焊盘添加十字花连接属性** 在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global...

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

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等级-LV3-ChipDebug

1个月前更新5次阅读

Cadence Allegro PCB中误删封装丝印如何恢复

今天教大家通过Allegro16.6版本中Refresh Symbol Instance功能更新封装。我们在设计项目过程中，有些时候由于误操作删除了元件封...

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

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等级-LV3-ChipDebug

1个月前更新21次阅读

ov5640分辨率调整傻瓜攻略【verilog版】

在你的代码中找到如下字段（长得差不多就行），主要是看后面的24位数据。
在这24位数据里面，其中前16位为你需要调整的参数的地...

ov5640分辨率调整傻瓜攻略【verilog版】-ChipDebug

ov5640分辨率调整傻瓜攻略【verilog版】-ChipDebug

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等级-LV3-ChipDebug

1个月前更新5次阅读

Allegro学习笔记

Find栏对象含义：Symbols：器件；Nets：网络；Pins：封装的管脚；Vias：过孔；Clines：一整段连续的电气走线；Lines：一整段连续的丝印走线；Shapes：铜皮；Voids：被挖的铜皮区域轮廓；Cline segs：一小段电气走线；Other segs：一小段丝印走线；DRC errors...

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等级-LV2-ChipDebug

1个月前更新11次阅读

AXI协议为什么会有4KB的Boundary

AXI协议不允许一次突发跨越4KB地址边界的原因可能跟当时的有些操作系统规定最小的文件就是4KB有关，AHB协议的1KB地址边界限制同样很可能跟早期的操作系统限制也有关系。AXI 协议中的 4KB 限制主要体现在地址边界和突发传输方面，以下是具体介绍：4KB 边界的定...

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等级-LV1-ChipDebug

2个月前发布6次阅读

易灵思RISCV debug as问题

易灵思RISCV debug as后出现：Break at address "0x1000" with no debug information available, or outside of program code. ...

易灵思RISCV debug as问题-ChipDebug

易灵思(Elitestek)

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2个月前发布14次阅读

提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

2个月前发布22次阅读

提问基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频

项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...

基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

2个月前发布32次阅读

已解决为什么我没有soft ip

为什么我没有soft ip-ChipDebug

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2个月前更新10次阅读

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了

先看张图：然后在看我导出的硬件描述语言写的，在看看我原先设计的图红色的地方就是我想问的问题，为什么会出现这种错误，是因为...

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

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等级-LV3-ChipDebug

2个月前更新89次阅读

AL-LINK-FT下载器驱动安装

调试器的驱动由专门的驱动管理软件（UsbDriverTool.exe）进行驱动安装、管理、卸载。下载地址为：https://visualgdb.com/UsbDriv...

AL-LINK-FT下载器驱动安装-ChipDebug

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等级-LV1-ChipDebug

2个月前发布8次阅读

提问KV260使用HDMI接口进入了命令行模式，但无法连接键盘

如何进入KV260上的linux系统啊？命令行显示：petaLinux 2021.1 xilinx-k26-starterkit-2021_1 tty1xilinx-k26-starter-2021_1 login:但usb连接键盘，键盘没反应，我怎么输入呢？求教大佬

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等级-LV3-ChipDebug

2个月前更新8次阅读

LD 文件：规则详解

LD 文件：规则详解概论基本概念脚本格式简单例子简单脚本命令对符号的赋值SECTIONS命令MEMORY命令PHDRS命令VERSION命令脚本内的...

LD 文件：规则详解-ChipDebug

LD 文件：规则详解-ChipDebug

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等级-LV3-ChipDebug

2个月前更新61次阅读

Qt C++ 软件调试内存分析工具Heob(推荐三颗星)

01、Heob 是 what?>>>绝大部分的文章都说Heob是一个内存泄漏分析工具，其实Heob只是内存泄漏分析功能比较突出，实际上H...

Qt C++ 软件调试内存分析工具Heob(推荐三颗星)-ChipDebug

Qt C++ 软件调试内存分析工具Heob(推荐三颗星)-ChipDebug

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等级-LV1-ChipDebug

4个月前发布16次阅读

Floorplan怎么查看外围对应的GPIO口

最底下的Pad，在未使用的情况下点击只会显示Type 和 Blocks，反之使用了之后点击会显示对应的gpio口名称，但是我想让...

Floorplan怎么查看外围对应的GPIO口-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

4个月前发布39次阅读

求助:易灵思的interface原语如何使用啊

我在顶层调用了BUFR这个原语，但是在interface界面却要重新设置bufr的IO口，可是我新号输入的pad包含了bufr却不是直接调用信号输入口的buf

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

4个月前更新8次阅读

ERROR : Cannot find netlist “top”. command: “add_ports” ERROR : Failed to parse connection profile ERROR : No top design. [EFX-0210]

ERROR : Cannot find netlist "top". command: "add_ports"ERROR : Failed to parse connection profile E:/FPGA_Demo/01_Ti60...

易灵思(Elitestek)

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等级-LV1-ChipDebug

4个月前发布19次阅读

PCIE协议和mindshare

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

4个月前更新11次阅读

USB 资源文档分享–PIPE协议及标准规范及Mindshare

该帖子部分内容已隐藏

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等级-LV4-ChipDebug

4个月前更新12次阅读

CAN和CAN FD总线详细介绍

CAN总线详细介绍一、CAN简介1.1 CAN是什么？CAN，全称为“Controller Area Network”，即控制器局域网，是一种串行异步数据通信...

CAN和CAN FD总线详细介绍-ChipDebug

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等级-LV2-ChipDebug

4个月前更新98次阅读

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集

1，硬件工作环境
ADC：ADS52J90。FPGA：kintex7。供电：12V/4A 直流电源。该板卡最多外接32通道2Vpp模拟信号以及20路外部触发信...

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集-ChipDebug

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集-ChipDebug

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等级-LV1-ChipDebug

4个月前发布27次阅读

提问modelsim添加的文件无法编译

求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...

modelsim添加的文件无法编译-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

4个月前更新133次阅读

已解决安路FPGA使用JTAG下载比特流固件出错

基于PotatoPie V4.3开发板，设计了一个板子，然后使用FPGA下载器给FPGA下载比特流文档，出现错误，如下：图1我的板子JTAG仿真...

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

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等级-LV4-ChipDebug

4个月前发布25次阅读

DR1器件FD裸机驱动例程

如下图：在右侧就可以看到例程文件和代码。

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