SOC FPGA论坛首页-ChipDebug-第7页

SOC FPGA论坛首页-ChipDebug-第7页

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新75次阅读

加法进位链的手动约束

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
在outflow下会生成一个<project>.qplace文...

加法进位链的手动约束-ChipDebug

加法进位链的手动约束-ChipDebug

加法进位链的手动约束-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新18次阅读

易灵思钛金系列加密方案

易灵思的钛金系列支持加密特性，包括使用AES-GCM-256算法的比特流加密知识产权保护和使用RSA-4096算法的非对称比特流认证。这两...

易灵思钛金系列加密方案-ChipDebug

易灵思钛金系列加密方案-ChipDebug

易灵思钛金系列加密方案-ChipDebug

+4

易灵思钛金系列加密方案-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新305次阅读

InterfaceDesinger 使用案例-v2

1、 DDIO用法
2、时钟输出
3、Efinity处理三态端口问题
4、PLL的添加

InterfaceDesinger 使用案例-v2-ChipDebug

InterfaceDesinger 使用案例-v2-ChipDebug

InterfaceDesinger 使用案例-v2-ChipDebug

+22

InterfaceDesinger 使用案例-v2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新959次阅读

Efinity入门使用-v1

1、软件预设置
2、新建工程3、添加源文件4、添加管脚约束5、添加GPIO6、PLL设置7、添加debug8、下载
9、仿真
软件预设置...

Efinity入门使用-v1-ChipDebug

Efinity入门使用-v1-ChipDebug

Efinity入门使用-v1-ChipDebug

+30

Efinity入门使用-v1-ChipDebug

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

6个月前更新19次阅读

在 LiteX 中使用 UART over JTAG

背景在给 Alinx AX7021 适配 LiteX 的时候，遇到一个问题：PL 上没有连接串口，只有 PS 连接了串口，如果用 RISC-V 软核的话，就会面临无串口可用的情况，除非在扩展 IO 上自己定义一个串口。因此研究了一下 LiteX 自带的 UART over JTAG 功能，在 Alinx AX70...

评分

等级-LV3-ChipDebug

6个月前发布14次阅读

litex soc Rust 嵌入式开发环境

本文转自https://zhuanlan.zhihu.com/p/598103391安装 Rust 工具链我们需要先安装 Rust 对 RISC-V 的支持，这里不需要单独安装 r...

litex soc Rust 嵌入式开发环境-ChipDebug

评分

等级-LV3-ChipDebug

6个月前发布15次阅读

litex各个文件的生成路径

支持linux的soc工程在~/litex/linux-on-litex-vexriscv/build/icmaker_potato_pie_v4/linux生成的工程路径在~/litex/buildroot/o...

litex各个文件的生成路径-ChipDebug

评分

等级-LV3-ChipDebug

5个月前更新47次阅读

litex生成支持linux的vexriscv工程并仿真

python3 make.py --board=icmaker_potato_pie_v4如果还要编译python3 make.py --board=icmaker_potato_pie_v4 --buildpython3 si...

litex生成支持linux的vexriscv工程并仿真-ChipDebug

评分

等级-LV3-ChipDebug

6个月前更新30次阅读

ubuntu下安装litex

安装python虚拟环境安装virtualenvpip install virtualenvvirtualenv -p python3.8 venvsource venv/bin/activatepythonexit()安...

ubuntu下安装litex-ChipDebug

ubuntu下安装litex-ChipDebug

ubuntu下安装litex-ChipDebug

+1

ubuntu下安装litex-ChipDebug

评分

等级-LV3-ChipDebug

3个月前更新19次阅读

litex生成MMC设备树

需要先 python3 make.py --board=icmaker_potato_pie_v4 --buildpython3 ~/litex/python-litex/litex/litex/tools/litex_json2dts_linux.py --initrd disabled --root-device mmcblk0p2 ~/litex/linux-on-litex-vexriscv/build/icmaker_potato_pie_v4/csr.jso...

评分

等级-LV1-ChipDebug

6个月前发布18次阅读

有没有对输入的IO口采集PWM波形，在通过管脚IO输出。

有没有对输入的IO口管脚采集PWM波形配置，在通过管脚IO输出得出输入一样的波形配置。

评分

等级-LV1-ChipDebug

6个月前发布44次阅读

提问大佬们，我想用EG4S20NG88跑一个cortex m3内核，试一下当MCU用，能找到相关程序吗

大佬们，我想用EG4S20NG88跑一个cortex m3内核，试一下当MCU用，能找到相关程序吗

评分

等级-LV1-ChipDebug

6个月前发布30次阅读

已解决lattice 生成bit流问题

ERROR - e5cbsbitgen.c(327): Due to export control requirements this version of Bitgen does not support encryption or the use of the security bit for the LatticeECP3 family. Please contact lic_admn@latticesemi.com for a simple patch to enabl...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

6个月前更新12次阅读

已解决求助，把串口代码加入LCD代码中会报错

大佬们，这个错误是为什么，我改了好多次还是会报这个，参考了LCD自带的程序定义也不行。potatopie 2.1板子，TD5环境。

求助，把串口代码加入LCD代码中会报错-ChipDebug

评分

等级-LV3-ChipDebug

6个月前发布11次阅读

litex 编译opensbi

git clone https://github.com/litex-hub/opensbi --branch 0.8-linux-on-litex-vexriscv
cd opensbi
make CROSS_COMPILE=riscv64-unknown-elf- PLATFORM=litex/vexriscv

评分

等级-LV3-ChipDebug

6个月前更新31次阅读

litex和migen相关资料

litex /README.mdLiteX WikiLiteX for Hardware Engineerslinux-on-litex-vexriscv /README.mdRISC-V Open Source Supervisor Binary Interface (OpenSBI)opensbi/docs/firmware /fw.mdhttps://github.com/riscv-software-src/opensbi/blob/master/docs/firmw...

评分

等级-LV3-ChipDebug

6个月前更新31次阅读

PotatoPieV4 litex vexriscv裸机biso启动和demo教程

平台构建生成FPGA工程和编译BIOS, 但不编译FPGA。python3 -m litex_boards.targets.icmaker_potato_pie_v4 --build --no-compile...

PotatoPieV4 litex vexriscv裸机biso启动和demo教程-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新61次阅读

已解决安路FPGA，程序加密问题

安路FPGA，EF2L15系列，程序应如何加密，防止破解？

评分

等级-LV1-ChipDebug

6个月前发布60次阅读

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。

如波形所示，通过两个IO口输出的PWM波周期一样的我需要更改其中一个IO口周期高电平占时间多低电平占得时间少需要怎么操作如下图...

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。-ChipDebug

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前发布11次阅读

‘GD25lgFlashDevice’ object has no attribute’ read _status_reg_2, aborting flash programming

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

1个月前更新36次阅读

提问auraro 64B66B 如果把回环模式改为000 那么channel_up 就一直为低但是如果改为010 channel_up 就能为高了，为什么会这样？

评分

等级-LV1-ChipDebug

6个月前发布21次阅读

有关IO口调用的问题

我看了有些历程有些调用IO定义的有些没有定义，还有增加IO使用需要io[23:0] <= io[23:0] + 1'b1;io[43:24] <= io[43:24] +...

有关IO口调用的问题-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布83次阅读

已解决Lattice FPGA 开发遇到问题

在使用Lattice芯片进行开发的时候，在生成bit流文件的时候，出现这个错误，有大佬知道怎么解决么？第一次使用Lattice 开发，有点...

Lattice FPGA 开发遇到问题-ChipDebug

Lattice FPGA 开发遇到问题-ChipDebug

Lattice-莱迪斯

5

等级-LV1-ChipDebug

6个月前发布26次阅读

请大佬帮忙看看这个可能是什么原因导致的

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

1

等级-LV1-ChipDebug

6个月前发布32次阅读

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布59次阅读

大佬们，求更新ef2核心板例程！

求更新频率计例程！可以吗？大佬们

大佬们，求更新ef2核心板例程！-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新25次阅读

数码管控制计数延时更改没反应

数码管控制计数延时更改没反应

数码管控制计数延时更改没反应-ChipDebug

评分

等级-LV3-ChipDebug

6个月前发布41次阅读

Litex简介PPT

Litex简介PPT-ChipDebug

Litex简介PPT-ChipDebug

Litex简介PPT-ChipDebug

+25

Litex简介PPT-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布26次阅读

提问如何将ov5640输出两路MIPI ？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV3-ChipDebug

6个月前更新44次阅读

安路（Anlogic）器件 PLL名词说明及参数详细说明

PLL结构分频器上图中M为反馈分（倍）频器，N为参考时钟分频器，C0 C1 C2 C3 C4 为输出分频器。PFD在PLL中，"PDF" 代表 "Phase De...

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

评分

上一页 1…5 678 9…1056 下一页跳转