SOC FPGA论坛首页-ChipDebug-第7页

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等级-LV3-ChipDebug

1年前更新17次阅读

FD如何查看elf load时间

FD如何查看elf load时间-ChipDebug

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fpgaFans, fpgaFans

等级-LV1-ChipDebug

1年前更新547次阅读

优质Verilog开源项目实战指南

一、基础数字电路项目（0-3个月） 1. Basic-Gates (GitHub)项目地址：https://github.com/OLabs-Bhopal/Basic-Gates核心练习：门级建模：AND/OR/NOT/XOR基础门电路数据流建模：2:1 MUX、全加器行为级建模：4位计数器特色：附带测试平台(Testbench)模板2. S...

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等级-LV1-ChipDebug

1年前更新60次阅读

用Python给Verilog设计自仿（二）：用D触发器解锁自动化验证的「第一个波形」

1前言对于许多FPGA/IC工程师而言，设计实现游刃有余，验证仿真却常成短板——传统验证方法面临两难困局：学习UVM需投入大量时间...

用Python给Verilog设计自仿（二）：用D触发器解锁自动化验证的「第一个波形」-ChipDebug

用Python给Verilog设计自仿（二）：用D触发器解锁自动化验证的「第一个波形」-ChipDebug

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等级-LV1-ChipDebug

1年前更新182次阅读

用Python给Verilog设计自仿（一）：Cocotb环境初探

1前言很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握...

用Python给Verilog设计自仿（一）：Cocotb环境初探-ChipDebug

用Python给Verilog设计自仿（一）：Cocotb环境初探-ChipDebug

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等级-LV1-ChipDebug

1年前发布69次阅读

新手求助verilog简单问题

为什么modelsim里out和counter都是高阻态，求助各位大佬，谢谢

新手求助verilog简单问题-ChipDebug

新手求助verilog简单问题-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布96次阅读

operation not supported or unimplemented on this platform

客户一直在使用2021.2使用debugger和programmer一直没有问题，后来安装了2023.1，发现202.1版本读不到器件，而且插入下载器之后...

operation not supported or unimplemented on this platform-ChipDebug

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布20次阅读

CLK port of EFX_FF instance …is constant.

ERROR : E:\FPGA_Demo\01_Ti60F100_DemoBoard\fpga_prj_v3\08_Ti60f100_csi2hdmi_demo\Ti60F100_mipi_csi2HDMI_V13\src\DC_FIFO.v(631): CLK port of EFX_FF instance checker0/u_ddr_buffer/ddr_rd_buffer_inst/u_rd_fifo/FifoWrAddr[0]~FF is constant. [VD...

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前更新128次阅读

Allegro更改过孔网络

1.打开pcb界面，点击logic--Assign Net to Via...
在Options界面选择网络，然后点击需要更改的过孔。
2.如果在logic里没找到Assi...

Allegro更改过孔网络-ChipDebug

Allegro更改过孔网络-ChipDebug

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等级-LV1-ChipDebug

1年前更新95次阅读

Allegro如何更改过孔的网络

Allegro如何更改过孔网络
在用Allegro进行PCB设计过程中，有时候需要改变过孔的网络。
如果用删除再重新打过孔的方式就显的比较...

Allegro如何更改过孔的网络-ChipDebug

Allegro如何更改过孔的网络-ChipDebug

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等级-LV1-ChipDebug

1年前更新290次阅读

Allegro如何放置过孔并查看过孔参数

1.放置过孔
在布线模式下，双击鼠标左键，即可放置过孔
2.查看过孔参数
先在布局布线模式下的Find下选中Vias，然后再选中Tools-P...

Allegro如何放置过孔并查看过孔参数-ChipDebug

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等级-LV1-ChipDebug

1年前更新49次阅读

allegro如何实现多个元件整体旋转

点击Edit->Move 在Options中Rotation的Point选User Pick 右键选Term Group 通过鼠标框选和Ctrl配合，选好需整体旋转的器件后,右键->complete. 根据命令栏提示Pick orgion,左键选旋转中心右键选rotate, 即可整体旋转

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等级-LV1-ChipDebug

1年前更新1102次阅读

【Cadence】Allegro16.6过孔的基本操作

1.添加过孔
allegro没有单独放过过孔的功能，只有布线的时候双击添加过孔。或者通过复制粘贴方式放置。
如果在铺铜上添加过孔...

【Cadence】Allegro16.6过孔的基本操作-ChipDebug

【Cadence】Allegro16.6过孔的基本操作-ChipDebug

【Cadence】Allegro16.6过孔的基本操作-ChipDebug

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1年前更新239次阅读

AntiPad反焊盘越大，过孔阻抗跌落就越小

AntiPad反焊盘越大，过孔阻抗跌落就越小
AntiPad就是通常我们所说反焊盘。下图的为一对差分线过孔，在GND平面的图。
过孔到铜皮...

AntiPad反焊盘越大，过孔阻抗跌落就越小-ChipDebug

AntiPad反焊盘越大，过孔阻抗跌落就越小-ChipDebug

AntiPad反焊盘越大，过孔阻抗跌落就越小-ChipDebug

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等级-LV1-ChipDebug

1年前更新182次阅读

PCB板材组成详解

覆铜板，又名PCB基材（见下图）
将增强材料(玻璃纤维布)浸以环氧树脂(pp片),一面或两面覆以铜箔,经热压而成的一种板状材料,称为...

PCB板材组成详解-ChipDebug

PCB板材组成详解-ChipDebug

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1年前更新374次阅读

usb3.0信号的仿真和布线设计要求

usb3.0信号速率为5Gbps，相对于usb2.0高速信号480Mbps来说几乎是10倍的增长。采用的8b/10b的编码方式，这种编码方式只有80%的效...

usb3.0信号的仿真和布线设计要求-ChipDebug

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1年前更新56次阅读

阻抗设计中注意事项

阻抗设计中注意事项
下图si9000微带线和带状线的模型图，只有我们真正的认识里面参数的含义才能计算出正确的阻抗。
1. W1下线宽...

阻抗设计中注意事项-ChipDebug

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等级-LV1-ChipDebug

1年前更新24次阅读

Allegro PCB快速查找并定位元器件

Allegro PCB快速查找并定位元器件：
先点击菜单栏的i方框，即show element按钮，然后在find栏中输入要查找的器件，回车后会弹出一个对话框，把视图进行放大后点击origin-xy后面的坐标，鼠标就自动定位到元件处。

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等级-LV1-ChipDebug

1年前更新136次阅读

allegro查找元器件_Allegro快速定位元件

本人在Allegro布局时要经常寻找一些元器件，每次选择后只是高亮显示被选中的元件，因为这个板的元器件数量太多而且各种颜色都有...

allegro查找元器件_Allegro快速定位元件-ChipDebug

allegro查找元器件_Allegro快速定位元件-ChipDebug

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1年前更新669次阅读

Cadence Allegro PCB如何快速查找元器件

前言设计好的PCB我们能经常需要快速查找某个元器件。一、点击菜单栏的show element命令二、在find栏中输入要查找的器件勾选symbo...

Cadence Allegro PCB如何快速查找元器件-ChipDebug

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等级-LV1-ChipDebug

1年前更新72次阅读

Allegro如何查看走线的宽度

1.设置想要显示的单位，mm或者mil
2.Find中勾选Cline segs，点击感叹号，双击走线，查看结果。

Allegro如何查看走线的宽度-ChipDebug

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等级-LV1-ChipDebug

1年前发布136次阅读

AXI4总线互联模块源码

最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...

FPGA开源项目

1

等级-LV2-ChipDebug

1年前更新56次阅读

跨时钟域背景下的亚稳态和 MTBF 是什么

什么是亚稳态？
亚稳态是触发器或锁存器输出端发生的不可预测行为，其输出在特定时间段内呈现 0 到 1 之间的非特定值。
如果是触...

跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

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等级-LV2-ChipDebug

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cadence SPB17.4 – 取消(删除)扇出

前言
试了一下芯片扇出的功能，现在不想要扇出了，照着线索试了一下，可以。
实验
先扇出一下

cadence SPB17.4 - 取消(删除)扇出-ChipDebug

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等级-LV2-ChipDebug

1年前更新24次阅读

Cadence Allegro如何设置撤销步数？

问题描述：Cadence Allegro如何设置撤销步数？
设置方法：
1、打开Setup—User preferences，如下图所示：
2、点击打开Ui文件夹...

Cadence Allegro如何设置撤销步数？-ChipDebug

Cadence Allegro如何设置撤销步数？-ChipDebug

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等级-LV1-ChipDebug

1年前发布53次阅读

创建PCB封装库的时候Solder Mask到底要不要外扩

我们创建PCB封装库的时候，Solder Mask层的设置到底要不要外扩，因为老wu之前发不过的几篇文章有讲到Solder Mask的设置问题（为...

创建PCB封装库的时候Solder Mask到底要不要外扩-ChipDebug

创建PCB封装库的时候Solder Mask到底要不要外扩-ChipDebug

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等级-LV2-ChipDebug

1年前更新207次阅读

DDR3设计总结

使用 2 片 16bits 的 DDR3和 4 片 8bits DDR3（双面贴片）
拓扑结构与 2 片 DDR 的要求基本一致，在此重点说明4片DDR...

DDR3设计总结-ChipDebug

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1年前更新85次阅读

DDR3布线规则

DDR3布线规则 DDR信号的构成简单分个类阻抗特性走线间距
DDR信号的构成
以三星DDR3内存颗粒为例:
信号名

DDR3布线规则-ChipDebug

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等级-LV3-ChipDebug

1年前更新51次阅读

Allegro 中位号重新排序及回标到orcad CIS 中的方法

1.执行Logic-Auto Rename Refdes，Rename如图所示2.在上一步中，会产生一个 rename.log 的文件，用记事本打开，可以看到相应...

Allegro 中位号重新排序及回标到orcad CIS 中的方法-ChipDebug

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Allegro中元器件位号重排并反标回orcad原理图

前言本博文展示的操作基于Cadence 17.4，更早的版本基本操作应是一样的，细节会略有不同，注意照葫芦画瓢。一. 为什么PCB要位号...

Allegro中元器件位号重排并反标回orcad原理图-ChipDebug

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allegro17.4和allegro16.6同时安装方法

1. 先装17.4和license Manger软件安装包下载解压打开解压DVD2和打开DVD1文件夹a. 安装license Manger打开SPB17.40.000.Full.Setu...

allegro17.4和allegro16.6同时安装方法-ChipDebug

allegro17.4和allegro16.6同时安装方法-ChipDebug

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