SOC FPGA论坛首页-ChipDebug-第9页

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等级-LV1-ChipDebug

1年前更新231次阅读

Cadence复用电路原理图及其PCB布局

前言
有些电路原理图是固定的，PCB布局也大体固定。这时候就会想，如果能把原理图和PCB布局联合起来就好了，画好原理图后，画PCB...

Cadence复用电路原理图及其PCB布局-ChipDebug

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等级-LV1-ChipDebug

1年前更新143次阅读

CRC算法原理与实现02——数学原理与模2运算

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

CRC算法原理与实现02——数学原理与模2运算-ChipDebug

CRC算法原理与实现02——数学原理与模2运算-ChipDebug

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CRC算法原理与实现01——概述

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

CRC算法原理与实现01——概述-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布22次阅读

JTAG Bridge卡死下fLash擦除

客户反馈：JTAG下载是可以的，但是jtag bridge下载会卡在这里。目前的解决方案，是把下载线弄短

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易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布48次阅读

logic is an unknown type

程序从primus修改到efinity出错，文件是.sv，提示logic未和，是知道是否与文件的添加顺序有关，把相关的文件从工程中删除再添...

logic is an unknown type-ChipDebug

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易灵思(Elitestek)

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等级-LV4-ChipDebug

1年前更新103次阅读

allegro显示管脚编号的三种方法

最麻烦的方法2. 跟上一种方法一样，只是开关更方便3. 先设置setup-->datatip-->customization然后

allegro显示管脚编号的三种方法-ChipDebug

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等级-LV2-ChipDebug

1年前更新876次阅读

Cadence17.2 ＞ Allegro ＞检查PCB Layout信号线组等长及查看delay

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第一步：选择Cmgr图标：
第二步：双击Net下面的Relative Propagation Delay
第三步：右键点击Dsn行，选择Analyze，然后就可...

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等级-LV2-ChipDebug

1年前更新67次阅读

cadence – 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装

文章目录 cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装概述笔记做PCB封装出报告 - Padsta...

cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装-ChipDebug

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等级-LV2-ChipDebug

1年前更新53次阅读

Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别

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1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0
2. 使用Static Phase约束差分线TX+_GP0和TX-_GP0
3. 几点结...

Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别-ChipDebug

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等级-LV2-ChipDebug

1年前更新367次阅读

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内

在PCB设计中，对于时序要求严格的线路，Via和IC pin delay的长度必须得到重视，通过下面的操作，可将Via和Pin delay加入到线路长...

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内-ChipDebug

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等级-LV2-ChipDebug

1年前更新90次阅读

C2000基于EMIF总线扩展FPGA

看了一下网上基于C2000系列DSP的EMIF扩展FPGA的例子还是比较少的，学习了一下。这里分享一个基于8位EMIF的C2000系列DSP扩展FPGA...

C2000基于EMIF总线扩展FPGA-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前更新19次阅读

STACK TRACE BEGIN… STACK TRACE END

Running placement and routing flow fail. See exit code and exit status这个问题在TJ375上遇到的，编译不能通过，重新添加了...

STACK TRACE BEGIN... STACK TRACE END-ChipDebug

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新80次阅读

图像自适应的 3DLUTs – Image Adaptive 3D Lookup table

发表于 2020 TPAMI，原文标题：learning image-adaptive 3d lookup tables for high performance photo enhancement in real-tim...

图像自适应的 3DLUTs - Image Adaptive 3D Lookup table-ChipDebug

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等级-LV3-ChipDebug

1年前更新106次阅读

3D LUT图像处理

1. 介绍
在我们开始之前，先对必要的背景知识做一些简单的铺垫。LUT 是 Lookup Table 的缩写，在图像处理方面，LUT 可以用来完成...

3D LUT图像处理-ChipDebug

3D LUT图像处理-ChipDebug

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等级-LV2-ChipDebug

1年前更新746次阅读

Cadence（九）17.4规则与间距设置

目录
1.布线规则
2.NECK走线
3.差分走线相关设置

Cadence（九）17.4规则与间距设置-ChipDebug

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等级-LV2-ChipDebug

1年前更新759次阅读

Allegro 设置Spacing间距规则汇总

废话不多说，直接上图说明：
因为allegro约束规则还是比较细致，特别是间距规则设置比较多，所以一定要搞明白。
1.差分对的对内...

Allegro 设置Spacing间距规则汇总-ChipDebug

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等级-LV2-ChipDebug

1年前更新73次阅读

AD差分等长布线

在PCB设计时，布线会有需要差分等长的。差分等长其实包含两个部分，在原理图设计时需要先添加差分对，然后在P...

AD差分等长布线-ChipDebug

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等级-LV2-ChipDebug

1年前更新522次阅读

AD等长设计及xSignal设置

AD等长设计
工具介绍
xSignal Wizard在单一源元件和多个目标元件之间创建xSignal。Wizard使用一种面向元件的方法识别潜在的xSign...

AD等长设计及xSignal设置-ChipDebug

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等级-LV2-ChipDebug

1年前更新620次阅读

AD20差分线等长布线的方法

AD20差分线等长布线的方法一、设置差分线前提原理图 PCB 二、等长等距设置
一、设置差分线
前提
差分线的设置仅仅是为了在...

AD20差分线等长布线的方法-ChipDebug

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等级-LV2-ChipDebug

1年前更新270次阅读

Cadence Allegro Xnet的创建详细教程

Xnet是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。...

Cadence Allegro Xnet的创建详细教程-ChipDebug

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等级-LV1-ChipDebug

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Allegro技巧：删除dangling线

在PCB布线结束之后，一项重要的检查内容就是检查是否有多余的悬吊线和过孔。通过Tools-Quick reports中的dangling lines, vias and Antenna Report项来进行检查。一般来说我们只需要关注前两项即可，第三项不需要过多考虑，去除的必要性不大，成本很高。
这里...

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等级-LV1-ChipDebug

1年前更新12次阅读

Allegro保存时会提示是否覆盖解决办法

allegro每次保存会提示是否覆盖，极为讨厌，可以在设置中将其关闭即可。方法如下：

Allegro保存时会提示是否覆盖解决办法-ChipDebug

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等级-LV1-ChipDebug

1年前更新64次阅读

allegro设置自动保存方法

utosave:是否开启自动保存，若需要开启，请将其选中autosave_dbcheck：自动保存前是否进行dbcheck，选中保存时间可能会长...

allegro设置自动保存方法-ChipDebug

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等级-LV1-ChipDebug

1年前更新83次阅读

浅谈Allegro进行DRC检查报错：Package to Package Spacing

Allegro设计PCB文件的时候，进行DRC检查，如果报错：Package to Package Spacing ，是否会影响实际使用，实践经验表明不影响。
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浅谈Allegro进行DRC检查报错：Package to Package Spacing-ChipDebug

浅谈Allegro进行DRC检查报错：Package to Package Spacing-ChipDebug

浅谈Allegro进行DRC检查报错：Package to Package Spacing-ChipDebug

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等级-LV1-ChipDebug

1年前更新333次阅读

Allegro修改元件封装管脚序号

对于用Allegro画PCB来说，其中画元件封装是最头疼的事，100个芯片就有100种封装，况且要从焊盘画起，自从有了“封装生成器”，画...

Allegro修改元件封装管脚序号-ChipDebug

Allegro修改元件封装管脚序号-ChipDebug

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等级-LV1-ChipDebug

1年前更新200次阅读

Allegro PCB对line等对象进行换层

使用change命令，在Find面板中勾选对象，例如是line，
在Options面板中的subclass中选择需要换层的对象：
注意上述方法只是针对C...

Allegro PCB对line等对象进行换层-ChipDebug

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等级-LV1-ChipDebug

1年前更新93次阅读

[经验] Allegro极坐标布局方法

本人使用allegro工具已有2年之久，深深了解到工具是帮助你快速解决问题的利刃，需要充分了解工具的性（功）能，方可游刃有余，有...

[经验] Allegro极坐标布局方法-ChipDebug

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等级-LV4-ChipDebug

1年前发布47次阅读

解密逻辑单元与 CoreScore 得分的关系

FPGA 通过查找表 (LUT) 实现逻辑功能。这些 LUT 类似于真值表或卡诺图 (Karnaugh map)，FPGA 可以通过组合多个 LUT ，来实现几乎...

解密逻辑单元与 CoreScore 得分的关系-ChipDebug

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等级-LV1-ChipDebug

1年前发布46次阅读

ALLEGRO 问题累积 | 转载

一、群组布线;群组布线包括总线布线和一次布多外Trance.1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”Ca...

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等级-LV1-ChipDebug

1年前发布20次阅读

Allegro快捷键

首先说明一下环境变量文件（evn文件），环境变量文件有两个，它们分别在系统盘的根目录下的pcbevn 目录中（比如系统在 C 盘，那么 evn 文件将在 c:\pcbevn 下）和程序安装路径下（如Cadence 设计系统程序安装在 D:\Cadence 下，则 evn 文件将在D:\Cadence\PSD...

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