SOC FPGA论坛首页-ChipDebug-第9页

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等级-LV3-ChipDebug

5个月前更新32次阅读

Cadence OrCAD：Net Group 使用

Cadence OrCAD：Net Group 使用软件版本：16.6-S062，装过一个Hotfix，因为早期版本中文显示有重叠的问题。先看一个从来没用过的...

Cadence OrCAD：Net Group 使用-ChipDebug

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5个月前更新12次阅读

Cadence Allegro如何批量快速剪断走线

问题描述：Cadence Allegro如何批量快速断走线。操作方法：1、选择菜单Manufacture——Drafing ——Delete by Rectangle,如图下...

Cadence Allegro如何批量快速剪断走线-ChipDebug

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等级-LV2-ChipDebug

5个月前更新147次阅读

芯片验证中的编译和仿真加速(1)

1.前言随着芯片设计规模的不断扩大和复杂度的增加，特别是在RTL以及后仿的验证阶段，EDA工具的编译和仿真速度经常拖累设计和验证...

芯片验证中的编译和仿真加速(1)-ChipDebug

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5个月前更新23次阅读

AHB协议为什么会有1KB的Boundary

这是今天星球内的一位球友的提问，简单总结一下。在AMBA AHB协议中，1KB地址边界是一个重要的限制条件，其主要目的是确保突发传输（burst transfer）不会跨越从设备的最小地址空间边界，可能是早期OS的限制吧。其实AXI协议规定的4KB边界也是类似的道理，一通...

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5个月前更新84次阅读

Allegro PCB对边框倒角变成圆弧处理

17.4的操作例如想对下述的矩形的边角变成圆弧状点击Manufacturer中的Fillet，如下图所示：在options面板中填写圆弧倒角的大小然...

Allegro PCB对边框倒角变成圆弧处理-ChipDebug

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5个月前更新6次阅读

Allegro PCB对元器件进行调换位置

当出现某两个元器件连线出现交叉需要互换位置时，如下图所示：选择Place中的Swap（或者自定义的快捷键），如下图所示：然后...

Allegro PCB对元器件进行调换位置-ChipDebug

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5个月前更新62次阅读

allegro差分线设置-续-neck的使用

一般，遇到这种差分线不在一层的，需要换层的，就需要使用neck，neck的设置，见上一篇。如下图：底层的pin和top层的pin，需要连...

allegro差分线设置-续-neck的使用-ChipDebug

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5个月前更新117次阅读

Altium \PADS\Allegro之间的PCB互转操作！

跟原理图一样，因为各个公司的PCB设计软件不同，可能需要复制不同软件PCB设计里面的元件封装、模块、DDR走线等元素，这时候不...

$Altium \PADS\Allegro之间的PCB互转操作！-ChipDebug$ $Altium \PADS\Allegro之间的PCB互转操作！-ChipDebug$ $Altium \PADS\Allegro之间的PCB互转操作！-ChipDebug$

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5个月前更新25次阅读

Allegro-群组走线

一根一根走线嫌慢？那就多根线一起走解决方案：单击 Add Connect 图标如果几个走线是相邻的可以直接框选如果不相邻右键选择 Temp...

Allegro-群组走线-ChipDebug

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5个月前更新20次阅读

Allegro PCB Editor: 进阶使用技巧

本文将和大家分享Allegro PCB Editor的进阶使用技巧，旨在利用快捷键操作而减少鼠标点击次数，同时包含了定制特定的应用环境，让...

Allegro PCB Editor: 进阶使用技巧-ChipDebug

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5个月前更新874次阅读

Cadence Allegro PCB设置封装库路径的方法与环境变量设置

库路径设置1.在“Setup”下拉栏下选择最后一项“User Preferences”，在“paths”中选择“Library”，里面有三个指标需要关心：...

Cadence Allegro PCB设置封装库路径的方法与环境变量设置-ChipDebug

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5个月前更新15次阅读

Allegro指定gerber生成路径

使用Allegro的高手一般都是一键生成gerber，对不熟练的使用者来说需要手动生成最后的gerber文件给板厂。Allegro生成Gerber数据时...

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5个月前更新11次阅读

Cadence Allegro 全部选中某net网络的过孔和只删除GND网络VIA过孔方法

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5个月前更新36次阅读

Allegro如何删除没有网络的走线、过孔。

（1）选择高亮图标（2）左侧find栏，选择“Cline segs”和“Vias”，Find By Name栏选择“Net”，下方输入“dummy”，然后回车...

Allegro如何删除没有网络的走线、过孔。-ChipDebug

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5个月前更新37次阅读

Allegro更改过孔网络

1.打开pcb界面，点击logic--Assign Net to Via...在Options界面选择网络，然后点击需要更改的过孔。2.如果在logic里没找到Assi...

Allegro更改过孔网络-ChipDebug

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5个月前更新52次阅读

Allegro过孔打在焊盘上（via与pad重叠），如何显示DRC错误？

把same net DRC打开，过孔在焊盘上有DRC出现
Set>Constraints...>点击Physical(lines/vias)rule set栏中的set valuses...按钮，将pad/pad direct connect设置成not allowed;
Set>Constraints...>点击Physical(lines/vias)rule set栏中的set DRC m...

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5个月前更新51次阅读

Allegro如何检查过孔是否重叠的四种方法操作指导

Allegro如何检查过孔是否重叠的四种方法操作指导
Allegro可以检查过孔是否重叠，避免重孔的情况的出现，具体检查方法如下
一．非...

Allegro如何检查过孔是否重叠的四种方法操作指导-ChipDebug

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5个月前更新6次阅读

Allegro进行DRC检查如何定位坐标

1.进行DRC检查2.可以看到出问题的坐标，但是由于没有元器件，所以不知道具体位置在哪，可以先选择Add line，然后输入坐标即可定...

Allegro进行DRC检查如何定位坐标-ChipDebug

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等级-LV3-ChipDebug

5个月前更新42次阅读

Cadence Allegro16.6 PCB检查事项

在生成光绘文件之前，需要常规检查pcb板的相关事项目录1.检查器件是否全部放置完和连接是否全部连接。2.检查Dangling lines、Via...

Cadence Allegro16.6 PCB检查事项-ChipDebug

Cadence Allegro16.6 PCB检查事项-ChipDebug

Cadence Allegro16.6 PCB检查事项-ChipDebug

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5个月前更新52次阅读

Allegro删除shape void操作方法

Allegro删除shape void操作方法在lay板过程中，要修改已经画好的板卡，器件一直无法删除某中间层，提示无法删除，该层有shape vo...

Allegro删除shape void操作方法-ChipDebug

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5个月前更新35次阅读

精Allegro PCB中如何给单个焊盘添加十字花连接属性

**Allegro PCB中如何给单个焊盘添加十字花连接属性** 在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global...

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

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5个月前更新9次阅读

Cadence Allegro PCB中误删封装丝印如何恢复

今天教大家通过Allegro16.6版本中Refresh Symbol Instance功能更新封装。我们在设计项目过程中，有些时候由于误操作删除了元件封...

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

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5个月前更新140次阅读

ov5640分辨率调整傻瓜攻略【verilog版】

在你的代码中找到如下字段（长得差不多就行），主要是看后面的24位数据。
在这24位数据里面，其中前16位为你需要调整的参数的地...

ov5640分辨率调整傻瓜攻略【verilog版】-ChipDebug

ov5640分辨率调整傻瓜攻略【verilog版】-ChipDebug

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5个月前更新7次阅读

Allegro学习笔记

Find栏对象含义：Symbols：器件；Nets：网络；Pins：封装的管脚；Vias：过孔；Clines：一整段连续的电气走线；Lines：一整段连续的丝印走线；Shapes：铜皮；Voids：被挖的铜皮区域轮廓；Cline segs：一小段电气走线；Other segs：一小段丝印走线；DRC errors...

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等级-LV2-ChipDebug

5个月前更新41次阅读

AXI协议为什么会有4KB的Boundary

AXI协议不允许一次突发跨越4KB地址边界的原因可能跟当时的有些操作系统规定最小的文件就是4KB有关，AHB协议的1KB地址边界限制同样很可能跟早期的操作系统限制也有关系。AXI 协议中的 4KB 限制主要体现在地址边界和突发传输方面，以下是具体介绍：4KB 边界的定...

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等级-LV1-ChipDebug

6个月前发布15次阅读

易灵思RISCV debug as问题

易灵思RISCV debug as后出现：Break at address "0x1000" with no debug information available, or outside of program code. ...

易灵思RISCV debug as问题-ChipDebug

易灵思(Elitestek)

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6个月前发布25次阅读

提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

6个月前发布44次阅读

提问基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频

项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...

基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

6个月前发布38次阅读

已解决为什么我没有soft ip

为什么我没有soft ip-ChipDebug

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等级-LV1-ChipDebug

6个月前更新14次阅读

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了

先看张图：然后在看我导出的硬件描述语言写的，在看看我原先设计的图红色的地方就是我想问的问题，为什么会出现这种错误，是因为...

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

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