SOC FPGA论坛首页-ChipDebug-第9页

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等级-LV1-ChipDebug

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CRC算法原理与实现04——软硬件实现方法简介

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

CRC算法原理与实现04——软硬件实现方法简介-ChipDebug

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等级-LV1-ChipDebug

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CRC算法原理与实现03——参数说明、计算步骤与应用场景

转自徐晓康的博客CRC算法原理与实现01——概述CRC算法原理与实现02——数学原理与模2运算CRC算法原理与实现03——参数说明、计算...

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等级-LV3-ChipDebug

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MLX90640红外热成像色卡颜色转换-调试记录

效果展示彩虹黑铁灰白聚变发光色卡数组const uint8_t colormap_rainbow[256*3] = {1, 3, 74, 0, 3, 74, 0, 3, 75, 0, 3, 75, 0, ...

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等级-LV1-ChipDebug

1年前更新178次阅读

Verilog语法解析——位宽截断补齐机制与十进制数的表示方法

前言
之前写过一个Verilog功能模块——符号位扩展，功能是将位宽小的有符号数赋值给位宽大的有符号数，保证数值不变。后来我发现...

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等级-LV1-ChipDebug

1年前更新247次阅读

Cadence复用电路原理图及其PCB布局

前言
有些电路原理图是固定的，PCB布局也大体固定。这时候就会想，如果能把原理图和PCB布局联合起来就好了，画好原理图后，画PCB...

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CRC算法原理与实现02——数学原理与模2运算

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CRC算法原理与实现02——数学原理与模2运算-ChipDebug

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CRC算法原理与实现01——概述

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CRC算法原理与实现01——概述-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布22次阅读

JTAG Bridge卡死下fLash擦除

客户反馈：JTAG下载是可以的，但是jtag bridge下载会卡在这里。目前的解决方案，是把下载线弄短

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易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布51次阅读

logic is an unknown type

程序从primus修改到efinity出错，文件是.sv，提示logic未和，是知道是否与文件的添加顺序有关，把相关的文件从工程中删除再添...

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易灵思(Elitestek)

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等级-LV4-ChipDebug

1年前更新105次阅读

allegro显示管脚编号的三种方法

最麻烦的方法2. 跟上一种方法一样，只是开关更方便3. 先设置setup-->datatip-->customization然后

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等级-LV2-ChipDebug

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Cadence17.2 ＞ Allegro ＞检查PCB Layout信号线组等长及查看delay

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第一步：选择Cmgr图标：
第二步：双击Net下面的Relative Propagation Delay
第三步：右键点击Dsn行，选择Analyze，然后就可...

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等级-LV2-ChipDebug

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cadence – 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装

文章目录 cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装概述笔记做PCB封装出报告 - Padsta...

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等级-LV2-ChipDebug

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Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别

目录
1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0
2. 使用Static Phase约束差分线TX+_GP0和TX-_GP0
3. 几点结...

Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别-ChipDebug

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等级-LV2-ChipDebug

1年前更新386次阅读

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内

在PCB设计中，对于时序要求严格的线路，Via和IC pin delay的长度必须得到重视，通过下面的操作，可将Via和Pin delay加入到线路长...

ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内-ChipDebug

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等级-LV2-ChipDebug

1年前更新91次阅读

C2000基于EMIF总线扩展FPGA

看了一下网上基于C2000系列DSP的EMIF扩展FPGA的例子还是比较少的，学习了一下。这里分享一个基于8位EMIF的C2000系列DSP扩展FPGA...

C2000基于EMIF总线扩展FPGA-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前更新20次阅读

STACK TRACE BEGIN… STACK TRACE END

Running placement and routing flow fail. See exit code and exit status这个问题在TJ375上遇到的，编译不能通过，重新添加了...

STACK TRACE BEGIN... STACK TRACE END-ChipDebug

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新82次阅读

图像自适应的 3DLUTs – Image Adaptive 3D Lookup table

发表于 2020 TPAMI，原文标题：learning image-adaptive 3d lookup tables for high performance photo enhancement in real-tim...

图像自适应的 3DLUTs - Image Adaptive 3D Lookup table-ChipDebug

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等级-LV3-ChipDebug

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3D LUT图像处理

1. 介绍
在我们开始之前，先对必要的背景知识做一些简单的铺垫。LUT 是 Lookup Table 的缩写，在图像处理方面，LUT 可以用来完成...

3D LUT图像处理-ChipDebug

3D LUT图像处理-ChipDebug

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等级-LV2-ChipDebug

1年前更新770次阅读

Cadence（九）17.4规则与间距设置

目录
1.布线规则
2.NECK走线
3.差分走线相关设置

Cadence（九）17.4规则与间距设置-ChipDebug

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等级-LV2-ChipDebug

1年前更新780次阅读

Allegro 设置Spacing间距规则汇总

废话不多说，直接上图说明：
因为allegro约束规则还是比较细致，特别是间距规则设置比较多，所以一定要搞明白。
1.差分对的对内...

Allegro 设置Spacing间距规则汇总-ChipDebug

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等级-LV2-ChipDebug

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AD差分等长布线

在PCB设计时，布线会有需要差分等长的。差分等长其实包含两个部分，在原理图设计时需要先添加差分对，然后在P...

AD差分等长布线-ChipDebug

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等级-LV2-ChipDebug

1年前更新543次阅读

AD等长设计及xSignal设置

AD等长设计
工具介绍
xSignal Wizard在单一源元件和多个目标元件之间创建xSignal。Wizard使用一种面向元件的方法识别潜在的xSign...

AD等长设计及xSignal设置-ChipDebug

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等级-LV2-ChipDebug

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AD20差分线等长布线的方法

AD20差分线等长布线的方法一、设置差分线前提原理图 PCB 二、等长等距设置
一、设置差分线
前提
差分线的设置仅仅是为了在...

AD20差分线等长布线的方法-ChipDebug

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等级-LV2-ChipDebug

1年前更新278次阅读

Cadence Allegro Xnet的创建详细教程

Xnet是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。...

Cadence Allegro Xnet的创建详细教程-ChipDebug

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等级-LV1-ChipDebug

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Allegro技巧：删除dangling线

在PCB布线结束之后，一项重要的检查内容就是检查是否有多余的悬吊线和过孔。通过Tools-Quick reports中的dangling lines, vias and Antenna Report项来进行检查。一般来说我们只需要关注前两项即可，第三项不需要过多考虑，去除的必要性不大，成本很高。
这里...

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等级-LV1-ChipDebug

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Allegro保存时会提示是否覆盖解决办法

allegro每次保存会提示是否覆盖，极为讨厌，可以在设置中将其关闭即可。方法如下：

Allegro保存时会提示是否覆盖解决办法-ChipDebug

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等级-LV1-ChipDebug

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allegro设置自动保存方法

utosave:是否开启自动保存，若需要开启，请将其选中autosave_dbcheck：自动保存前是否进行dbcheck，选中保存时间可能会长...

allegro设置自动保存方法-ChipDebug

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等级-LV1-ChipDebug

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浅谈Allegro进行DRC检查报错：Package to Package Spacing

Allegro设计PCB文件的时候，进行DRC检查，如果报错：Package to Package Spacing ，是否会影响实际使用，实践经验表明不影响。
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浅谈Allegro进行DRC检查报错：Package to Package Spacing-ChipDebug

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等级-LV1-ChipDebug

1年前更新360次阅读

Allegro修改元件封装管脚序号

对于用Allegro画PCB来说，其中画元件封装是最头疼的事，100个芯片就有100种封装，况且要从焊盘画起，自从有了“封装生成器”，画...

Allegro修改元件封装管脚序号-ChipDebug

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等级-LV1-ChipDebug

1年前更新201次阅读

Allegro PCB对line等对象进行换层

使用change命令，在Find面板中勾选对象，例如是line，
在Options面板中的subclass中选择需要换层的对象：
注意上述方法只是针对C...

Allegro PCB对line等对象进行换层-ChipDebug

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